| 講演名 | 1998/3/6 準同期式回路におけるスケジュールクロック木の構成 井上 一紀, 高橋 渡, 高橋 篤司, 梶谷 洋司, |
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| 抄録(和) | 各レジスタのクロック到達時刻を適切に決定することができれば, クロック周期をレジスタ間の最大遅延時間よりも小さくすることが可能である.本稿では, Elmore遅延モデルを用い, 与えられたクロックスケジュールを実現するクロック木配線アルゴリズムを提案する.本手法は, deferred-merge-embedding(DME)法を採用しており, クロック木のトポロジーの生成と, 中間バッファの挿入及びサイジングを同時に行う.本手法により, ランダムに生成されたクロックスケジュールに対しては, ゼロスキュー配線よりもやや大きな配線長で, なだらかに生成されたクロックスケジュールに対しては, ゼロスキュー配線とほぼ同等の配線長でクロック配線を実現できることを実験により示す. |
| 抄録(英) | It is known that the clock-period can be shorter than the maximum of signal-delays between registers if the clock arrival time to each register is properly scheduled.The algorithm to design an optimal clock-schedule was given.In this paper, we propose a clock-tree routing algorithm that realizes a given clock-schedule using the Elmore-delay model.Following the deferred-merge-embedding(DME)framework, the algorithm generates a topology of the clock-tree and determines the locations and sizes of intermediate buffers simultaneously.The experimental results showed that this method constructs a clock-tree with moderate wire length for random layout of scheduled registers.Furthermore, the required wire length for gentle layout of scheduled registers was shown to be almost equal to that of zero-skew clock-trees. |
| キーワード(和) | クロック木 / 準同期式回路 / スケジュールクロック木 / ゼロスキュー |
| キーワード(英) | clock-tree / semi-synchronous circuit / schedule-clock-tree / zero-skew |
| 資料番号 | |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1998/3/6(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | 準同期式回路におけるスケジュールクロック木の構成 |
| サブタイトル（和） | |
| タイトル（英） | Schedule-Clock-Tree Routing for Semi-Synchronous Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | クロック木 / clock-tree |
| キーワード(2)（和/英） | 準同期式回路 / semi-synchronous circuit |
| キーワード(3)（和/英） | スケジュールクロック木 / schedule-clock-tree |
| キーワード(4)（和/英） | ゼロスキュー / zero-skew |
| 第 1 著者 氏名（和/英） | 井上 一紀 / Kazunori INOUE |
| 第 1 著者 所属（和/英） | 日立超LSIエンジニアリング(株) Hitachi ULSI Engineering |
| 第 2 著者 氏名（和/英） | 高橋 渡 / Wataru TAKAHASHI |
| 第 2 著者 所属（和/英） | 東京工業大学 電気・電子工学科 Dept.of Electrical and Electronic Engineering Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 高橋 篤司 / Atsushi TAKAHASHI |
| 第 3 著者 所属（和/英） | 東京工業大学 電気・電子工学科 Dept.of Electrical and Electronic Engineering Tokyo Institute of Technology |
| 第 4 著者 氏名（和/英） | 梶谷 洋司 / Yoji KAJITANI |
| 第 4 著者 所属（和/英） | 東京工業大学 電気・電子工学科 Dept.of Electrical and Electronic Engineering Tokyo Institute of Technology |
| 発表年月日 | 1998/3/6 |
| 資料番号 | |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 577 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |