| 講演名 | 1998/3/6 順序回路の待ち状態に起因するフォールスパスの解析手法 中村 一博, 木村 晋二, 高木 一義, 渡邉 勝正, |
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| 抄録(和) | 組合せ回路部の正確な遅延解析は, 順序回路の性能を評価する上で非常に重要な問題である.本稿では, 制御回路部の待ち状態によりフォールスとなる最大遅延パスの定式化およびその検出法を提案する.制御回路部に待ち状態がある場合, 待ち状態によってガードされたレジスタ間の経路は, 活性化されても1クロックで実行する必要はない.この待ち状態によるフォールスパスは, レジスタの値の更新周期を求めて, 各レジスタ間の経路で費せるクロック数を解析することにより検出できる.検出手法を実装しISCASベンチマーク回路に適用したところ, 30の順序回路の内15個の回路で待ち状態によるフォールスパスが検出された. |
| 抄録(英) | The clock frequency of a sequential circuit is decided based on the maximum delay of the combinational part of the circuit.The precise estimation of the maximum delay is important in deciding the proper clock frequency.We show some sensitizable paths become false with respect to the clock when the source and destination registers of the paths only change their values once for every two or more clocks.We call such paths waiting false paths, and we show a method to detect waiting false paths based on the symbolic traversal of sequential circuits.We applied the method to ISCAS benchmarks, and found waiting false path on 15 circuits in 30 finite state machine benchmarks. |
| キーワード(和) | 論理回路のタイミング解析 / 最大遅延解析 / マルチクロック演算 / タイミング検証 / フォールスパス |
| キーワード(英) | Timing Verification / Maximum Delay Analysis / Multiple Clock Operations / False Path |
| 資料番号 | |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1998/3/6(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 順序回路の待ち状態に起因するフォールスパスの解析手法 |
| サブタイトル（和） | |
| タイトル（英） | Waiting False Path Analysis of Sequential Logic Circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 論理回路のタイミング解析 / Timing Verification |
| キーワード(2)（和/英） | 最大遅延解析 / Maximum Delay Analysis |
| キーワード(3)（和/英） | マルチクロック演算 / Multiple Clock Operations |
| キーワード(4)（和/英） | タイミング検証 / False Path |
| キーワード(5)（和/英） | フォールスパス |
| 第 1 著者 氏名（和/英） | 中村 一博 / Kazuhiro Nakamura |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学 情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 2 著者 氏名（和/英） | 木村 晋二 / Shinji Kimura |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学 情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 3 著者 氏名（和/英） | 高木 一義 / Kazuyoshi Takagi |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学 情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 4 著者 氏名（和/英） | 渡邉 勝正 / Katsumasa Watanabe |
| 第 4 著者 所属（和/英） | 奈良先端科学技術大学院大学 情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 発表年月日 | 1998/3/6 |
| 資料番号 | |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 577 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |