| 講演名 | 1997/12/12 BDDの分割によるパストランジスタ論理回路の生成に関する一考察 金谷 英一, 築山 修治, |
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| 抄録(和) | パストランジスタ論理回路は, 低消費電力回路として注目されているだけでなく, 幾つかの回路に対しては遅延についても良い特性を示している. 本文では, 多出力の共有BDDが与えられたとき, これを分割することにより, 複数のパストランジスタ回路で実現する手法について考察する. その際, トランジスタ数と遅延とを考慮する. これまでパストランジスタ回路の遅延の見積もりでは, トランジスタの直列段数やソース・ドレインを通る遅延のみが考慮され, トランジスタのゲートを介した遅延については考慮されていない. ここでは, このようなゲートを介した遅延の見積もり手法を提案している. |
| 抄録(英) | Pass transistor logic circuits draw attention as low power circuits, and also show good performance in speed for some practical circuits. In this paper, we consider an algorithm to realize a given shared BDD with plural outputs as a multiple pass transistor circuits, by decomposing the shared BDD. When realizing, the total number of transistors and the maximum delay are to be minimized. So far, only the number of series pass transistors or the pass transistors connected through source and drain are taken into consideration for the maximum delay. But, it is necessary to take the delay through a gate of a pass transistor into consideration in the proposed pass transistor circuit design. This paper proposes an algorithm for estimating such a delay. |
| キーワード(和) | パストランジスタ論理回路 / 遅延計算 / 共有BDD / QRBDDによる分割 |
| キーワード(英) | Pass Transistor Logic Circuit / Delay Estimation / Shared BDD / Decomposition by QRBDD |
| 資料番号 | VLD97-106 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1997/12/12(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | BDDの分割によるパストランジスタ論理回路の生成に関する一考察 |
| サブタイトル（和） | |
| タイトル（英） | A Consideration on Pass Transistor Logic Circuit Design by a BDD Decomposition |
| サブタイトル（和） | |
| キーワード(1)（和/英） | パストランジスタ論理回路 / Pass Transistor Logic Circuit |
| キーワード(2)（和/英） | 遅延計算 / Delay Estimation |
| キーワード(3)（和/英） | 共有BDD / Shared BDD |
| キーワード(4)（和/英） | QRBDDによる分割 / Decomposition by QRBDD |
| 第 1 著者 氏名（和/英） | 金谷 英一 / Hidekazu Kanaya |
| 第 1 著者 所属（和/英） | 中央大学理工学部電気電子工学科 Department of Electrical and Electronic Engineering Chuo University |
| 第 2 著者 氏名（和/英） | 築山 修治 / Shuji Tsukiyama |
| 第 2 著者 所属（和/英） | 中央大学理工学部電気電子工学科 Department of Electrical and Electronic Engineering Chuo University |
| 発表年月日 | 1997/12/12 |
| 資料番号 | VLD97-106 |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 444 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |