| 講演名 | 1997/12/12 ツリー構造を持つ論理ブロックを対象としたテクノロジマッピング手法 荒 宏視, 戸川 望, 柳澤 政生, 大附 辰夫, |
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| 抄録(和) | 本稿では, 2入力LUT 3個がツリー状に接続されたFPGAの論理ブロックを対象としたテクノロジマッビシグ手法を提案する. 論理ブロック数の最小化を目的とする. まず入力するブーリアンネットワークとしてツリーを仮定したとき, 論理ブロック数最小化という観点で最適解が線形時間で得られるテクノロジマッピング手法を示す. 次に, この手法を拡張しサイクルのない有向グラフに適用可能とした, 発見的なテクノロジマッピング手法を提案する. 提案手法は次の3段階からなる. i)ブーリアンネットワークを複数のファンアウトを持つノードを根とするツリーに分割し, ii)分割された各ツリーに対して最適なテクノロジマッピングの解を求め, iii)ブーリアンネットワーク全体で最適化する. 計算機実験により提案手法の有効性を評価する. |
| 抄録(英) | This paper proposes a technology mapping algorithm for FPGAs whose logic-block includes tree-topology LUTs. The objective of the algorithm is minimizing the number of logic-blocks. First, if an input Boolean network is tree, we propose a linear-time technology mapping algorithm for computing an optimal solution in terms of the number of logic-blocks, Second, the algorithm is extended so that it can be applied to directed acyclic graph. The extended algorithm consists of three steps; i) partition of an input Boolean network at nodes with multiple fanouts into a forest of trees, ii) generation of an optimal solution for each tree, and iii) optimization of the entire Boolean network. The experimental results for several benchmark circuits show its efficiency and effectiveness. |
| キーワード(和) | FPGA / LUT / テクノロジマッピング / ツリー構造 / 分割 / マージ / リファイン |
| キーワード(英) | FPGA / LUT / technology mapping / tree topology / partition / merge / refine |
| 資料番号 | VLD97-104 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1997/12/12(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | ツリー構造を持つ論理ブロックを対象としたテクノロジマッピング手法 |
| サブタイトル（和） | |
| タイトル（英） | A Technology Mapping Algorithm for Logic-Blocks Composed of Tree-Topology LUTs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | LUT / LUT |
| キーワード(3)（和/英） | テクノロジマッピング / technology mapping |
| キーワード(4)（和/英） | ツリー構造 / tree topology |
| キーワード(5)（和/英） | 分割 / partition |
| キーワード(6)（和/英） | マージ / merge |
| キーワード(7)（和/英） | リファイン / refine |
| 第 1 著者 氏名（和/英） | 荒 宏視 / Koji ARA |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering |
| 第 2 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 2 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering |
| 第 4 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 4 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering |
| 発表年月日 | 1997/12/12 |
| 資料番号 | VLD97-104 |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 444 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |