| 講演名 | 1997/10/29 DRAMを用いた加算機能メモリの設計 山岡 雅直, 小林 幸史, 小林 和淑, 田丸 啓吉, |
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| 抄録(和) | バスボトルネックを解消するため、機能メモリというアーキテクチャが提案されている。我々は、DRAMを用いて、加算機能に重点をおいた演算機能を有する機能メモリ (加算機能メモリ) の設計・試作を行なった。この回路では、メモリ18ビットに1つの演算回路が付加されており、LSI上に通常のメモリと同様に2次元アレイ状に多数集積されている。この演算回路が並列に動作し、高速に演算を実行する。0.5umのCMOSプロセスを用いた場合、1cm角のLSIに、演算回路を15k個集積できる。シミュレーションにより35GOPSの演算性能を発揮することが可能であることを確認した。本稿では、加算機能メモリの構成とシミュレーション結果について述べる。 |
| 抄録(英) | In order to dissolve socalled von Neumann bottleneck a functional memory architecture is proposed. We designed and fabricated a DRAM-based functional memory LSI for addition. This circuit has an operating unit with 18 bit memory cells. In the LSI numerous units are laid out in two-dimensional array. They can perform massively parallel computation. Using a 0.5um CMOS process, 15,000 operating units are integrated within a 1cm^2 die. We confirmed from a circuit simulation that an LSI including the 15,000 operating units can perform 35 Goga operations per second. Here, we show its structure and some simulation results. |
| キーワード(和) | 機能メモリ / 2次元アレイ / DRAM / 並列演算 / 加算機能 |
| キーワード(英) | functional memory / 2D array / DRAM / parallel processing / additional function |
| 資料番号 | VLD97-95 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1997/10/29(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | DRAMを用いた加算機能メモリの設計 |
| サブタイトル（和） | |
| タイトル（英） | A DRAM Based Functional Memory for Addition |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 機能メモリ / functional memory |
| キーワード(2)（和/英） | 2次元アレイ / 2D array |
| キーワード(3)（和/英） | DRAM / DRAM |
| キーワード(4)（和/英） | 並列演算 / parallel processing |
| キーワード(5)（和/英） | 加算機能 / additional function |
| 第 1 著者 氏名（和/英） | 山岡 雅直 / Masaki Kondo |
| 第 1 著者 所属（和/英） | 京都大学大学院工学研究科電子通信工学専攻 Department of Electronics and Communication, Kyoto University |
| 第 2 著者 氏名（和/英） | 小林 幸史 / Yukifumi Kobayashi |
| 第 2 著者 所属（和/英） | 京都大学大学院工学研究科電子通信工学専攻 Department of Electronics and Communication, Kyoto University |
| 第 3 著者 氏名（和/英） | 小林 和淑 / Kazutoshi Kobayashi |
| 第 3 著者 所属（和/英） | 京都大学大学院工学研究科電子通信工学専攻 Department of Electronics and Communication, Kyoto University |
| 第 4 著者 氏名（和/英） | 田丸 啓吉 / Keikichi Tamaru |
| 第 4 著者 所属（和/英） | 京都大学大学院工学研究科電子通信工学専攻 Department of Electronics and Communication, Kyoto University |
| 発表年月日 | 1997/10/29 |
| 資料番号 | VLD97-95 |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 344 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
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