| 講演名 | 1996/7/26 マルチクロック演算を考慮した論理回路のタイミング解析 木村 晋二, 平尾 誠, 高木 一義, 渡邉 勝正, |
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| 抄録(和) | 順序回路のクロック周期は、組合せ回路部分の最大遅延により決められている。本論文では、組合せ回路部分の最大遅延をより正確に評価するために、制御回路部の有限オートマトンの待ち状態によるフォールスパスの解析法を提案する。このフォールスパスは、実際に活性化されるので、これまでの通常の組合せ論理回路のタイミング解析法では発見できないが、設計検証で広く用いられているシンボリック実行手法を応用することで解析が行なえる。本稿で提案する手法により、マルチクロック演算を待ち状態で対処している回路のタイミング解析をより正確に行なうことができるようになる。 |
| 抄録(英) | Clock frequency of logic circuits is decided based on the maximum delay of combinational part of the circuits. The maximum delay path may be false because of the control structure such as the waiting state in the control finite automaton. We call such false paths as waiting false paths. The paper describes the waiting false path detection method and its application to the precise delay evaluation. This contributes the measurement of the maximum clock frequency of circuits with multiple clock operations. |
| キーワード(和) | 論理回路のタイミング解析 / 最大遅延解析 / マルチクロック演算 / タイミング検証 / フォールスパス |
| キーワード(英) | Timing Verification / Maximum Delay Analysis / Multiple Clock Operations / False Path |
| 資料番号 | VLD96-33 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/7/26(から1日開催) |
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| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | マルチクロック演算を考慮した論理回路のタイミング解析 |
| サブタイトル（和） | |
| タイトル（英） | Timing Analysis of Logic Circuits with Multiple Clock Operations |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 論理回路のタイミング解析 / Timing Verification |
| キーワード(2)（和/英） | 最大遅延解析 / Maximum Delay Analysis |
| キーワード(3)（和/英） | マルチクロック演算 / Multiple Clock Operations |
| キーワード(4)（和/英） | タイミング検証 / False Path |
| キーワード(5)（和/英） | フォールスパス |
| 第 1 著者 氏名（和/英） | 木村 晋二 / Shinji kimura |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science,Nara Institute of Science and Technology |
| 第 2 著者 氏名（和/英） | 平尾 誠 / Makoto Hirao |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science,Nara Institute of Science and Technology |
| 第 3 著者 氏名（和/英） | 高木 一義 / Kasuyoshi Takagi |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science,Nara Institute of Science and Technology |
| 第 4 著者 氏名（和/英） | 渡邉 勝正 / Katsumasa Watanabe |
| 第 4 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science,Nara Institute of Science and Technology |
| 発表年月日 | 1996/7/26 |
| 資料番号 | VLD96-33 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 201 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |