講演名 | 1996/7/26 ハードウェアエンジンとしてFPGAを利用した消費電力シミュレーション 越智 裕之, |
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抄録(和) | 近年の集積回路技術の進歩に伴い、低消費電力設計はVLSI設計における大きな課題の一つとなってきた。本稿では、与えられたCM0S組合せ論理回路の平均消費電力の見積りを行なうべく、回路中の全ネットの信号値遷移頻度をシミュレーションによって高速に求める一手法を提案する。この手法は、FPGAを用いて実現されるハードウェアエンジンを高速な論理シミュレータとして利用するものである。Xilinx社のFPGAデバイスXC4013-6を用いた実験では、8桁アレイ型乗算器に入力遷移の全パタン65,536×65,535=4,294,901,760を印加して回路中の全ネットの信号値遷移頻度を求めるシミュレーションが7.l2時間で完了した。 |
抄録(英) | Recent advances of semiconductor technologies have made power dissipation a major concern in VLSI design. In this paper, a method for computing switching activities of a given combinational circuit is proposed in order to estimate average power dissipation of CMOS 1ogic circuits. The proposed method uses a high-speed logic simulator implemented on an FPGA-based hardware engine. From experimental results on Xilinx XC4013-6 device, it is shown that deveroped hardware engine achieves simulation of switching activities of 8-digit array multiplier for 65,536×65,535=4,294,901,760 exhaustive input-transition patterns in 7.12 hour. |
キーワード(和) | 低消費電力設計 / 信号値遷移頻度 / FPGA / ハードウェアエンジン / 論理シミュレータ |
キーワード(英) | low power design / signal transition density / FPGA / hardware engine / logic simulator |
資料番号 | VLD96-31 |
発行日 |
研究会情報 | |
研究会 | VLD |
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開催期間 | 1996/7/26(から1日開催) |
開催地(和) | |
開催地(英) | |
テーマ(和) | |
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幹事補佐氏名(和) | |
幹事補佐氏名(英) |
講演論文情報詳細 | |
申込み研究会 | VLSI Design Technologies (VLD) |
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本文の言語 | JPN |
タイトル(和) | ハードウェアエンジンとしてFPGAを利用した消費電力シミュレーション |
サブタイトル(和) | |
タイトル(英) | Switching Activity Simulation Using an FPGA as a Hardware Engine |
サブタイトル(和) | |
キーワード(1)(和/英) | 低消費電力設計 / low power design |
キーワード(2)(和/英) | 信号値遷移頻度 / signal transition density |
キーワード(3)(和/英) | FPGA / FPGA |
キーワード(4)(和/英) | ハードウェアエンジン / hardware engine |
キーワード(5)(和/英) | 論理シミュレータ / logic simulator |
第 1 著者 氏名(和/英) | 越智 裕之 / Hiroyuki OCHI |
第 1 著者 所属(和/英) | 広島市立大学 情報科学部 情報工学科 Department of Computer Engineering Faculty of Information Sciences Hiroshima City University |
発表年月日 | 1996/7/26 |
資料番号 | VLD96-31 |
巻番号(vol) | vol.96 |
号番号(no) | 201 |
ページ範囲 | pp.- |
ページ数 | 8 |
発行日 |