| 講演名 | 1996/12/13 非同期式プロセッサにおけるパイプライン構成の一方法とそれを可能にするマスタスレーブ・レジスタ 上田 典正, 阿部 公輝, |
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| 抄録(和) | 非同期式プロセッサのパイプライン構成法は幾つか提案されているが、パイプラインの各ステージの演算遅延を既知として構成されている。本稿では、ともに二線符号化されたデータと制御信号をパイプラインに伝播させることにより、演算遅延が未知であっても容易にパイプラインを構成できる手法を提案する。それに用いられるパイプラインレジスタを構成するマスタスレーブ・レジスタの設計(動作記述から論理素子による回路実装への変換)の一方法を示す。実装された論理回路がQuasi Delay Insensitiveモデルを満たすための解析方法を述べる。 |
| 抄録(英) | Several schema of pipelining asynchronous processors have been proposed so far where the operational delay of each pipeline stage is assumed to be known. We propose in this paper a method which allows us to easily organize a pipeline structure without any assumptions on operational delays. The proposed method is based on a standard four-phase handshaking protocol between neighboring pipeline registers. Through the pipeline, in addition to operand data, control signals determining the operation of each stage are also let to flow as a part of data all of which are dual-rall encoded. A way of designing a master-slave register used as the pipeline register is described, showing the translation from the behavioral description to its implementation as gate circuits. Timing conditions are analyzed so that the implementation satisfies the Quasi Delay Insensitive model assumptions. |
| キーワード(和) | 非同期式回路 / プロセッサ / パイプライン化 / 等時分岐 / 論理合成 |
| キーワード(英) | Asynchronous circuits / Processors / Pipelining / Isochronic fork / Logic synthesis |
| 資料番号 | VLD96-76,CPSY96-88 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/12/13(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 非同期式プロセッサにおけるパイプライン構成の一方法とそれを可能にするマスタスレーブ・レジスタ |
| サブタイトル（和） | |
| タイトル（英） | A Way of Organizing Pipelined Asynchronous Processors and a Master-Slave Register Enabling the Organization |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 非同期式回路 / Asynchronous circuits |
| キーワード(2)（和/英） | プロセッサ / Processors |
| キーワード(3)（和/英） | パイプライン化 / Pipelining |
| キーワード(4)（和/英） | 等時分岐 / Isochronic fork |
| キーワード(5)（和/英） | 論理合成 / Logic synthesis |
| 第 1 著者 氏名（和/英） | 上田 典正 / Noritada KAMITA |
| 第 1 著者 所属（和/英） | 電気通信大学情報工学科 Department of Computer Science,The University of Electro-Communications |
| 第 2 著者 氏名（和/英） | 阿部 公輝 / Koki ABE |
| 第 2 著者 所属（和/英） | 電気通信大学情報工学科 Department of Computer Science,The University of Electro-Communications |
| 発表年月日 | 1996/12/13 |
| 資料番号 | VLD96-76,CPSY96-88 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 425 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |