講演名 1996/12/13
2ブロック分割対を用いた非同期式順序回路の合成
外村 元伸,
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抄録(和) 本報告では,非同期式順序回路のある合成法について述べる.2ブロックの分割対を用いて,低消費電力化に適した単純な状態割当てを示す.よく知られているTraceyの2ブロック分割を用いた状態割当て法は,分割対の概念を効果的には使用していない.各状態に対して1つのブロックを割当てる多ブロック分割から出発して,すべての状態を分離できような2ブロックの分割対を導いて,状態を割当てる効率的な方法を与える.すべての状態変数に対して,単純かつ一様でクリテイカル競合やハザードがない回路網が得られる.
抄録(英) This paper describes a synthesis method for asynchronous sequential circuits. We present a simple state assignment using two-block partition pairs that is suitable for low power dissipation. Well known Tracey state assignment methods using two-block partitions do not effectively use the concept of partition pairs, but we introduce an effective state assignment method starting from a multi-block partition where a block is assigned for each state,leading to two-block partition pairs that separate all the states. The resulting circuit network is simple and uniform for all state variables and gnerates no critical races or hazards.
キーワード(和) 非同期式順序回路 / 分割対 / 状態割当て / 低消費電力
キーワード(英) asynchronous sequential circuits / partition pair / state assignment / low power dissipation
資料番号 VLD96-75,CPSY96-87
発行日

研究会情報
研究会 VLD
開催期間 1996/12/13(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 ENG
タイトル(和) 2ブロック分割対を用いた非同期式順序回路の合成
サブタイトル(和)
タイトル(英) Synthesis of Asynchronous Sequential Circuits usiug Two-block Partition Pairs
サブタイトル(和)
キーワード(1)(和/英) 非同期式順序回路 / asynchronous sequential circuits
キーワード(2)(和/英) 分割対 / partition pair
キーワード(3)(和/英) 状態割当て / state assignment
キーワード(4)(和/英) 低消費電力 / low power dissipation
第 1 著者 氏名(和/英) 外村 元伸 / Motonobu TONOMURA
第 1 著者 所属(和/英) (株)日立製作所 中央研究所
Hitachi Central Research Laboratory, Hitachi, Ltd.
発表年月日 1996/12/13
資料番号 VLD96-75,CPSY96-87
巻番号(vol) vol.96
号番号(no) 425
ページ範囲 pp.-
ページ数 8
発行日