| 講演名 | 1996/12/13 低閾値NMOSを用いるパストランジスタ論理回路方式 李 副烈, 瀧 和男, 田中 秀樹, |
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| 抄録(和) | 低消費電力特性に優れたパストランジスタ論理SPLに対して低閾値NMOSを適用し,低電源電圧下での動作を目的としたATSPL,高速動作を目的としたMTSPLを提案する. ATSPLは, SPLにおけるパストランジスタ部分と出力インバータのNMOS部分に低閾値NMOSを適用したもの, MTSPLはSPLのパストランジスタ部分にのみ低閾値NMOSを適用したものである.提案したATSPL, MTSPLの評価を32ビット加算器を用いて行った.まず3V動作のSPLに対して, ATSPLは1.8Vで遅延時間が110%, ED積が45%であり,ほぼ同等の動作速度のまま低電圧動作=低消費電力化が達成できていることを確認した.また3V動作のSPLとMTSPLとの比較では,遅延時間が71%, ED積も75%と, MTSPLがほほ同等の消費電力のまま高速動作を実現していることを確認した. |
| 抄録(英) | New pass-transistor logic family, ATSPL and MTSPL, are developed combining the power conscious pass-transistor logic SPL with low Vth NMOS. ATSPL and MTSPL realize lower voltage operation and higher speed operation than SPL correspondingly. ATSPL has a similar structure with that of SPL except for replacing normal NMOSs at pass-transistors and output inverters with low Vth NMOSs. MTSPL only replaces NMOS pass-transistors in SPL with low Vth NMOSs. 32-bit adders are designed in SPL, ATSPL and MTSPL for an evaluation. Comparing with 3V operation SPL adder, 1.8V operation ATSPL adder has 110% delay time and 45% E-D product of that of SPL, while 3V operation MTSPL adder shows 71% delay time and 75% E-D Products. |
| キーワード(和) | パストランジスタ論理 / 低閾値NMOS / 低消費電力LSI / SPL / ATSPL / MTSPL / 32ビット加算器 |
| キーワード(英) | Pass-transistor logic / Low threshold NMOS / Low power LSI / SPL / ATSPL / MTSPL / 32-bit adder |
| 資料番号 | VLD96-73,CPSY96-85 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/12/13(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 低閾値NMOSを用いるパストランジスタ論理回路方式 |
| サブタイトル（和） | |
| タイトル（英） | Pass-transistor Logic with Low Threshold Voltage NMOS |
| サブタイトル（和） | |
| キーワード(1)（和/英） | パストランジスタ論理 / Pass-transistor logic |
| キーワード(2)（和/英） | 低閾値NMOS / Low threshold NMOS |
| キーワード(3)（和/英） | 低消費電力LSI / Low power LSI |
| キーワード(4)（和/英） | SPL / SPL |
| キーワード(5)（和/英） | ATSPL / ATSPL |
| キーワード(6)（和/英） | MTSPL / MTSPL |
| キーワード(7)（和/英） | 32ビット加算器 / 32-bit adder |
| 第 1 著者 氏名（和/英） | 李 副烈 / Bu-Yeol LEE |
| 第 1 著者 所属（和/英） | 神戸大学大学院自然科学研究科 Graduate School of Science and Technology, Kobe University |
| 第 2 著者 氏名（和/英） | 瀧 和男 / Kazuo TAKI |
| 第 2 著者 所属（和/英） | 神戸大学工学部情報知能工学科 Department of Computer and Systems Engineering, Kobe University |
| 第 3 著者 氏名（和/英） | 田中 秀樹 / Hideki TANAKA |
| 第 3 著者 所属（和/英） | 神戸大学大学院自然科学研究科 Graduate School of Science and Technology, Kobe University |
| 発表年月日 | 1996/12/13 |
| 資料番号 | VLD96-73,CPSY96-85 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 425 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |