講演名 1996/12/13
高位記述の並列化によるHDLシミュレーションの高速化
庄司 稔, 広瀬 文保,
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抄録(和) 回路の設計に論理シミュレーションを高速に実行できる高位記述を使用することが多くなっているが、回路の規模の増大に伴いその論理シミュレーションの実行により多くの時間が必要となっている。ゲートレベルの論理シミュレーションでは複数のプロセッサを利用してシミュレーションを高速に実行する手法が用いられている。しかしこの手法を高位記述にそのまま適用する場合、その抽象化した記述中の順次処理記述が複数プロセッサによる高速化の妨げとなる。そこで、このような順次処理記述を並列化し高速化するための手法を開発した。この方式をCAD専用計算機TP5000上で動作するVHDLシミュレータに適用した。8並列実行の場合、記述を高速化せずにシミュレーションした場合と比較し約7倍の高速化を達成した。
抄録(英) High-level simulation is faster than gate-level logic simulation, however the simulation speed is too slow for large systems. Simulation speed was accelerated for gate-level logic simulation by parallel simulation methods. However sequential statements of high-level descriptions lower the parallelism that decrease simulation speed. We developed the method to extract parallelism from high level descriptions for the acceleration of parallel simulation. We evaluated our methods utilizing CAD accelerator TP5000. By the extraction of the parallelism, the simulation speed is accelerated 7 times.
キーワード(和) 論理シミュレーション / 高位記述 / HDL / 並列化
キーワード(英) Logic simulation / High-level description / HDL / Parallelization
資料番号 VLD96-69,CPSY96-81
発行日

研究会情報
研究会 VLD
開催期間 1996/12/13(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 VLSI Design Technologies (VLD)
本文の言語 JPN
タイトル(和) 高位記述の並列化によるHDLシミュレーションの高速化
サブタイトル(和)
タイトル(英) Acceleration of high-level simulation by parallelization of descriptions
サブタイトル(和)
キーワード(1)(和/英) 論理シミュレーション / Logic simulation
キーワード(2)(和/英) 高位記述 / High-level description
キーワード(3)(和/英) HDL / HDL
キーワード(4)(和/英) 並列化 / Parallelization
第 1 著者 氏名(和/英) 庄司 稔 / Minoru SHOJI
第 1 著者 所属(和/英) 富士通(株)
FUJITSU LTD.
第 2 著者 氏名(和/英) 広瀬 文保 / Fumiyasu HIROSE
第 2 著者 所属(和/英) (株)富士通研究所
FUJITSU LABORATORIES LTD.
発表年月日 1996/12/13
資料番号 VLD96-69,CPSY96-81
巻番号(vol) vol.96
号番号(no) 425
ページ範囲 pp.-
ページ数 8
発行日