| 講演名 | 1996/12/13 配線抵抗を考慮した遅延最適化手法 佐藤 光一, 河原林 政道, 江村 秀之, |
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| 抄録(和) | 本手法は、実配線された回路の配線抵抗/容量を合成システムにバックアノテートし、配線上にバッファを挿入することで配線形状を大きく変更せずに遅延最適化する手法である。従来手法のように合成システムで配線形状を見積もらず、さらに挿入したバッファの位置をレイアウト上で忠実に再現することで正確な遅延解析が可能になる。そのため、論理合成とレイアウトの繰り返し回数を削減でき、LSIの設計時間を大幅に短縮できる。本バッファ挿入手法とゲートサイジングを組み合わせることで約33%の遅延削減することを確認した。 |
| 抄録(英) | To reduce the number of synthesis and layout iterations, we present a new delay optimization technique, which inserts buffers based on back-annotated routing information. During optimization, inserted buffers are assumed to be placed on the appropriate location of original wires so as to calculate accurate wire RC delay. With forward-annotated location information of inserted buffers, the layout system attempts to preserve patterns of original wires using the ECO technique. Our experimental results show that this technique combined with the conventional gate sizing technique achieves about 33% delay reduction after the initial layout. |
| キーワード(和) | 論理合成 / レイアウト / パッファ挿入 / RC遅延 / 遅延最適化 |
| キーワード(英) | logic synthesis / layout / buffer insertion / wire RC delay / delay optimization |
| 資料番号 | VLD96-67,CPSY96-79 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/12/13(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 配線抵抗を考慮した遅延最適化手法 |
| サブタイトル（和） | |
| タイトル（英） | Delay optimization considering wire resistance |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 論理合成 / logic synthesis |
| キーワード(2)（和/英） | レイアウト / layout |
| キーワード(3)（和/英） | パッファ挿入 / buffer insertion |
| キーワード(4)（和/英） | RC遅延 / wire RC delay |
| キーワード(5)（和/英） | 遅延最適化 / delay optimization |
| 第 1 著者 氏名（和/英） | 佐藤 光一 / Koichi Sato |
| 第 1 著者 所属（和/英） | NEC ULSIシステム開発研究所 ULSI Systems Development Laboratories, NEC Corporation |
| 第 2 著者 氏名（和/英） | 河原林 政道 / Masamichi Kawarabayashi |
| 第 2 著者 所属（和/英） | NEC ULSIシステム開発研究所 ULSI Systems Development Laboratories, NEC Corporation |
| 第 3 著者 氏名（和/英） | 江村 秀之 / Hideyuki Emura |
| 第 3 著者 所属（和/英） | NEC ULSIシステム開発研究所 ULSI Systems Development Laboratories, NEC Corporation |
| 発表年月日 | 1996/12/13 |
| 資料番号 | VLD96-67,CPSY96-79 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 425 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |