| 講演名 | 1996/10/17 ASIP向き階層化メモリシステムの評価 佐藤 淳, 武内 良典, 今井 正治, 吉岡 和樹, 塩見 彰睦, |
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| 抄録(和) | 半導体の集積化技術の発達により, 大容量のRAMおよびROMを内蔵するVLSIの実現が可能になった. 近い将来には, メモリシステムのアーキテクチャが現在よりも重要になると考えられる. 特に, 特定用途向き集積化プロセッサ(ASIP)を組込み応用分野に効果的に適用するためには, コスト効率の良いオンチップメモリシステムが必要不可欠となる. 本稿では, はじめにASIPに適した階層化メモリシステムを提案する. このシステムは高速キャッシュメモリ, 大容量の内部メモリ (DRAMまたはSRAM), および低速ではあるが非常に容量の大きい外部メモリから構成される効率的な混合型メモリモデルに基づいている. 次に, 内蔵メモリとキャッシュの間の性能とコストのトレードオフに関する評価実験を行った. 実験の結果より, 従来のキャッシュメモリモデルと比較して, 提案したモデルは性能が数十%程度向上することが確認された. |
| 抄録(英) | The integration scale of VLSI is steadily getting larger every year. As a result, VLSIs which have on-chip RAM and ROM will become much familiar in the near future. The memory architecture in future will play a more important role than present. Furthermore, in order to adopt the Application Specific Integrated Processor (ASIP) to embedded application domain efficiently, cost effective on-chip memory will become essential. In this paper, a new hierarchical memory system for ASIP is proposed. The feature of this system is an efficient mixed memory model which have on-chip fast cache memory, a large amount of on-chip memory (such as DRAM or SRAM), and a slow but huge off-chip memory. The effectiveness of this model and the performance trade-off between on-chip memory and on-chip cache is shown through simulation experiment. According to the experimental results, the performance can be improved several tens percents compared to a conventional cache memory model. |
| キーワード(和) | メモリシステム / キャッシュメモリ / 特定用途向き集積化プロセッサ |
| キーワード(英) | Memory System / Cache Memory / Application Specific Integrated Processor |
| 資料番号 | VLD96-53 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1996/10/17(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | ASIP向き階層化メモリシステムの評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of a Hierarchical On-Chip Memory System for ASIPs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | メモリシステム / Memory System |
| キーワード(2)（和/英） | キャッシュメモリ / Cache Memory |
| キーワード(3)（和/英） | 特定用途向き集積化プロセッサ / Application Specific Integrated Processor |
| 第 1 著者 氏名（和/英） | 佐藤 淳 / Jun Sato |
| 第 1 著者 所属（和/英） | 鶴岡工業高等専門学校電気工学科 Department of Electrical Engineering, Tsuruoka National College of Technology |
| 第 2 著者 氏名（和/英） | 武内 良典 / Yoshinori Takeuchi |
| 第 2 著者 所属（和/英） | 大阪大学大学院基礎工学研究科情報数理系専攻 Department of Computer Science, Graduate School of Engineering Science, Osaka University |
| 第 3 著者 氏名（和/英） | 今井 正治 / Masaharu Imai |
| 第 3 著者 所属（和/英） | 大阪大学大学院基礎工学研究科情報数理系専攻 Department of Computer Science, Graduate School of Engineering Science, Osaka University |
| 第 4 著者 氏名（和/英） | 吉岡 和樹 / Kazuki Yoshioka |
| 第 4 著者 所属（和/英） | 大阪大学大学院基礎工学研究科情報数理系専攻 Department of Computer Science, Graduate School of Engineering Science, Osaka University |
| 第 5 著者 氏名（和/英） | 塩見 彰睦 / Akichika Shiomi |
| 第 5 著者 所属（和/英） | 静岡大学情報科学部情報科学科 Department of Computer Sciences, Faculty of Information, Shizuoka University |
| 発表年月日 | 1996/10/17 |
| 資料番号 | VLD96-53 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 298 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |