| 講演名 | 1997/3/7 相似拡大モデルに基づき配線領域を確保したモジュール配置手法の提案 浅中 和典, 中武 繁寿, 高橋 篤司, 梶谷 洋司, |
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| 抄録(和) | PCB配置配線において,モジュール配置から配線に必要な面積を見積もり,モジュール配置を相似拡大することにより配線領域を確保する手法を提案する.その際,ネットのbounding boxの半周長から配線長を推測するための係数を実験により定める.配置はBSGに基づくsimulated annealingによって生成するが,その際の評価関数として上記面積評価を利用する.PCB配置配線における提案配置手法の有効性を示すために,引き剥し再配線を基本技術とする配線アルゴリズムを用いて詳細配線を行ない,実験評価する.実際の基板データを用いて,本配置配線アルゴリズムと従来の自動化手法の性能比較を行った結果,従来手法では達成できなかった高品質な結果を得ることができた. |
| 抄録(英) | In PCB layout, we introduce estimation methods of routing area in the stage of module placement. Also formulae of similar enlargement to include the area in the resultant PCB are proposed. In the formulation, an estimation of the length of the routing of each net is included. It is given in terms of half perimeter of the bounding box with adjustment coefficient, which is determined experimentally. This area estimation is implemented in BSG based simulated annealing for PCB placement. To show the performance, a routing algorithm using rip-up and reroute strategy is developed. In experiments for practical PCB data, the proposed place and route algorithm overperformed existing methods. |
| キーワード(和) | PCB / パッキング / 配置 / 配線 / BSG / 相似拡大 |
| キーワード(英) | PCB / packing / placement / routing / BSG / similar enlargement |
| 資料番号 | VLD96-102,ICD96-212 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 1997/3/7(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 相似拡大モデルに基づき配線領域を確保したモジュール配置手法の提案 |
| サブタイトル（和） | |
| タイトル（英） | Similar Enlargement Based Module Placement with Routing Area |
| サブタイトル（和） | |
| キーワード(1)（和/英） | PCB / PCB |
| キーワード(2)（和/英） | パッキング / packing |
| キーワード(3)（和/英） | 配置 / placement |
| キーワード(4)（和/英） | 配線 / routing |
| キーワード(5)（和/英） | BSG / BSG |
| キーワード(6)（和/英） | 相似拡大 / similar enlargement |
| 第 1 著者 氏名（和/英） | 浅中 和典 / Kazunori Asanaka |
| 第 1 著者 所属（和/英） | 東京工業大学大学院理工学研究科電気電子工学専攻 Graduated School of Science and Engineering, Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 中武 繁寿 / Shigetoshi Nakatake |
| 第 2 著者 所属（和/英） | 東京工業大学大学院理工学研究科電気電子工学専攻 Graduated School of Science and Engineering, Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 高橋 篤司 / Atsushi Takahashi |
| 第 3 著者 所属（和/英） | 東京工業大学大学院理工学研究科電気電子工学専攻 Graduated School of Science and Engineering, Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 第 4 著者 氏名（和/英） | 梶谷 洋司 / Yoji Kajitani |
| 第 4 著者 所属（和/英） | 東京工業大学大学院理工学研究科電気電子工学専攻 Graduated School of Science and Engineering, Department of Electrical and Electronic Engineering, Tokyo Institute of Technology |
| 発表年月日 | 1997/3/7 |
| 資料番号 | VLD96-102,ICD96-212 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 556 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |