| 講演名 | 2001/1/26 大規模カオスニューロコンピュータのためのシナプス集積回路 小沢 弘和, 中村 俊紀, 堀尾 喜彦, 合原 一幸, |
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| 抄録(和) | 一万ニューロン一億シナプスカオスニューロコンピュータを構築するため, スイッチト・キャパシタ(SC)カオスニューロン回路一万個を相互結合するディジタルシナプス集積回路を設計製作した.一万個の入力を可能とするため入力には時分割多重を用いた.さらに, 一万入力の重み付き加算を高速に計算するため, メモリベース構成を採用し, これに加算器も併用した.また完全な線形加算を行うため, 内部のデータ表現は22bitとした.さらに, SCカオスニューロンチップの入力仕様を満たすためのデータコンバータ回路を内臓した.また, チップの機能テストを行うための回路も内蔵した.このシナプスチップはVerilog-HDLにより設計し, ASICで実装した.さらにテストベンチを二種類製作し, シナプスチップの検査および評価を行った. |
| 抄録(英) | A digital synaptic integrated circuit for a large-scale chaotic neuro-computer, which consists of 10, 000 swiched-capacitor(SC)neurons and 100, 000, 000 synapses, is designed and fabricated.A time-division-multiplex is utilized to accommodate 10, 000 inputs in one synaptic IC.Moreover, a memory-base structure is adopted in order to realized a fast weighted-summation of 10, 000 inputs.Furthermore, a 22-bit internal date represention is used for complete liner calclation of the summation.Moreover, a data-conversion circuit that coverts the 22-bit data to an 8-bit one for the input of the SC neuron chip is integrated.Functional test circutis for each building block of the synaptic circuit are also implemented.The circuit is designed using Verilog-HDL and fabricated using an ASIC technology.The chip is tested and characterized using specially designed test benches. |
| キーワード(和) | カオスニューロコンピュータ / ニューラルネットワーク / シナプス回路 |
| キーワード(英) | Chaos Neuro-Computer / Neural Networks / Synaptic Circuit |
| 資料番号 | NLP2000-146 |
| 発行日 |
| 研究会情報 | |
| 研究会 | NLP |
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| 開催期間 | 2001/1/26(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Nonlinear Problems (NLP) |
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| 本文の言語 | JPN |
| タイトル（和） | 大規模カオスニューロコンピュータのためのシナプス集積回路 |
| サブタイトル（和） | |
| タイトル（英） | A Digital Synaptic Integrated Circuit for a Large-Scale Chaotic Neuro-Computer |
| サブタイトル（和） | |
| キーワード(1)（和/英） | カオスニューロコンピュータ / Chaos Neuro-Computer |
| キーワード(2)（和/英） | ニューラルネットワーク / Neural Networks |
| キーワード(3)（和/英） | シナプス回路 / Synaptic Circuit |
| 第 1 著者 氏名（和/英） | 小沢 弘和 / Hirokazu OZAWA |
| 第 1 著者 所属（和/英） | 東京電機大学 工学部電子工学科 Dept.of Electronic Engineering, Tokyo Denki University |
| 第 2 著者 氏名（和/英） | 中村 俊紀 / Toshinori NAKAMURA |
| 第 2 著者 所属（和/英） | 東京電機大学 工学部電子工学科 Dept.of Electronic Engineering, Tokyo Denki University |
| 第 3 著者 氏名（和/英） | 堀尾 喜彦 / Yoshihiko HORIO |
| 第 3 著者 所属（和/英） | 東京電機大学 工学部電子工学科 Dept.of Electronic Engineering, Tokyo Denki University |
| 第 4 著者 氏名（和/英） | 合原 一幸 / Kazuyuki AIHARA |
| 第 4 著者 所属（和/英） | 東京大学 : 工学部計数工学科 : CREST : 科学技術振興事業団 University of Tokyo, CREST, JST |
| 発表年月日 | 2001/1/26 |
| 資料番号 | NLP2000-146 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 609 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |