| 講演名 | 1997/6/27 FPGAを対象とした低消費電力指向配置・概略配線同時処理手法 鵜飼 薫, 戸川 望, 佐藤 政生, 大附 辰夫, |
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| 抄録(和) | FPGAをコアチップと周辺LSIをつなぐインタフェースに用いることにより, システムLSIの汎用性を増す試みが注目されている. しかしながら, FPGAはゲートアレイ等と比べ消費電力が高く, システムLSI全体の消費電力を削減するにはFPGAを対象に低消費電力化設計手法を構築する必要がある. 本稿ではFPGAを対象とし, 低消費電力化を目的とした配置・概略配線同時処理手法を提案する. 提案手法は, レイアウト領域および配置すべき論理ブロック集合の階層的2分割を基本とする. 分割された領域間に接続要求がある場合, 仮想ブロックを生成することによりブロック間の接続を保持する. 配線を仮想ブロックにより表現することで論理ブロックと同等に扱い, 配置と概略配線とを同時に処理する. スイッチング確率の高いネットに重みを付加し, そのネットに接続されたブロックを同じ領域に割り当てることにより, スイッチング確率の高いネットの配線長を短くし回路全体の消費電力を削減する. 計算機実験により手法の有効性を評価した結果を報告する. |
| 抄録(英) | FPGAs are becoming used as interfaces which connect core chips and peripheral LSIs, that can increase the flexibility of system LSIs. Since FPGAs consume more power than conventional gate arrays, a design methodology with power optimization is required for FPGAs in order to reduce power consumption in the entire system LSIs. In this paper, we propose a simultaneous placement and global routing algorithm for FPGAs with power optimization. The algorithm is based on hierarchical bipartitioning of layout regions and sets of logic-blocks to be placed. If there exist connections between bipatitioned logic-block sets, pairs of pseudo-blocks are introduced to preserve the connections. A global route is represented by a sequence of pseudo-blocks. Since pseudo-blocks and logic-blocks can be dealt with equally, placement and global routing are processed simultaneously. The algorithm attaches weights to the nets with high switching activities and assignes the blocks connected by weighted nets to the same region. Thus their length is shortened and power consumption of a whole circuit can be reduced. The experimental results demonstrate the efficiency and effectiveness of the algorithm. |
| キーワード(和) | FPGA / 低消費電力化レイアウト設計 / 配置 / 概略配線 / スイッチング確率 / 配線容量 |
| キーワード(英) | FPGA / low power layout design / placement / global routinq / switching activity / wire capacitance |
| 資料番号 | CAS97-42 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DSP |
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| 開催期間 | 1997/6/27(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Digital Signal Processing (DSP) |
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| 本文の言語 | JPN |
| タイトル（和） | FPGAを対象とした低消費電力指向配置・概略配線同時処理手法 |
| サブタイトル（和） | |
| タイトル（英） | A Simultaneous Placement and Global Routing Algorithm for FPGAs with Power Optimization |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 低消費電力化レイアウト設計 / low power layout design |
| キーワード(3)（和/英） | 配置 / placement |
| キーワード(4)（和/英） | 概略配線 / global routinq |
| キーワード(5)（和/英） | スイッチング確率 / switching activity |
| キーワード(6)（和/英） | 配線容量 / wire capacitance |
| 第 1 著者 氏名（和/英） | 鵜飼 薫 / Kaoru UKAI |
| 第 1 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 第 2 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 2 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 第 3 著者 氏名（和/英） | 佐藤 政生 / Masao SATO |
| 第 3 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 第 4 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 4 著者 所属（和/英） | 早稲田大学理工学部電子・情報通信学科 Dept. of Electronics, Information and Communication Engineering Waseda University |
| 発表年月日 | 1997/6/27 |
| 資料番号 | CAS97-42 |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 141 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |