講演名 1993/9/17
ダブルゲートSOI-MOSFETのスケーリング理論に基づく伝搬遅延時間の解析
戸坂 義春, 鈴木 邦広, 杉井 寿博,
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抄録(和) スケーリング理論に従って、サブスレショルド係数を理想値に保ったまま、ダブルゲート(DG)SOI-MOSFETを縮少していった時に得られる伝搬遅延時間(t_pd>)の評価を行なった。DGSOI-MOSFETの実験データより導出した移動度モデルを組み込んだデバイス回路結合シミュレータを用いてt_pd>の解析を行ない、ゲート長0.1μmで6.2ps、0.05μmで最小値3.4psという値を得た。この結果はDGSOI-MOSFETがバルクMOSFETのスケーリング限界を越え、ゲート長0.1μm以下で高速動作するデバイス構造であることを裏付けるものである。
抄録(英) Using our scaling theory we estimated propagation delay time(t_ pd>)for scaled down doublegate(DG)SOI-MOSFETs with an ideal subthreshold factor.We implemented a mobility model,which we derived to agree with experimental data for DGSOI-MOSFETs,on a mixed-level device-circuit simulator and estimated t_pd>.The estimated t_pd> values of 6.2 ps for L_G = O.1μm and 3.4 ps for 0 .05μm show that DGSOI-MOSFETs overcome the scaling limits of bulk MOSFETs and display superb device performance.
キーワード(和) ダブルゲートSOI / スケーリング理論 / 移動度モデル / デバイス回路結合シミュレータ / 伝搬遅延時間
キーワード(英) double-gate SOI / scaling theory / mobility model / mixed-level device-circuit simulator / propagation delay time
資料番号 ED93-86,SDM93-100,VLD93-41
発行日

研究会情報
研究会 ED
開催期間 1993/9/17(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Electron Devices (ED)
本文の言語 JPN
タイトル(和) ダブルゲートSOI-MOSFETのスケーリング理論に基づく伝搬遅延時間の解析
サブタイトル(和)
タイトル(英) Analysis of Propagation Delay Time for Double-gate SOI-MOSFETs Based on a Scaling Theory
サブタイトル(和)
キーワード(1)(和/英) ダブルゲートSOI / double-gate SOI
キーワード(2)(和/英) スケーリング理論 / scaling theory
キーワード(3)(和/英) 移動度モデル / mobility model
キーワード(4)(和/英) デバイス回路結合シミュレータ / mixed-level device-circuit simulator
キーワード(5)(和/英) 伝搬遅延時間 / propagation delay time
第 1 著者 氏名(和/英) 戸坂 義春 / Yoshiharu Tosaka
第 1 著者 所属(和/英) 富士通研究所
Fujitsu Laboratories Ltd.
第 2 著者 氏名(和/英) 鈴木 邦広 / Kunihiro Suzuki
第 2 著者 所属(和/英) 富士通研究所
Fujitsu Laboratories Ltd.
第 3 著者 氏名(和/英) 杉井 寿博 / Toshihiro Sugii
第 3 著者 所属(和/英) 富士通研究所
Fujitsu Laboratories Ltd.
発表年月日 1993/9/17
資料番号 ED93-86,SDM93-100,VLD93-41
巻番号(vol) vol.93
号番号(no) 217
ページ範囲 pp.-
ページ数 6
発行日