| 講演名 | 2000/6/16 CAS2000-34 / VLD2000-43 / DSP2000-55 最小重み表示FIRディジタルフィルタのクリティカルパス最小化FPGA実現 山田 貢, 西原 明法, |
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| 抄録(和) | 高速で面積の小さな直線位相FIRディジタルフィルタの、FPGA(Field Programmable Gate Array)による実現の手法を提案する。フィルタの係数は最小重み係数(CSD)表示を用いた。そして、乗算をワイヤードシフトと加算器及び減算器に置き換えることにより高速と小面積を実現する。FPGAはゲートアレイ等とは異なる内部構造を持っている。従って、クリティカルパスを小さくする為にパイプラインレジスタをフィルタ中に挿入しても面積の増加量は小さい。さらに、等価変換によってパイプラインレジスタの数の増加をできるだけ小さくする。その結果、得られたフィルタは加算器1段分の最小のクリティカルパスとなった。実際にXilinx社FPGA XC4028XL-1を用いた本提案法の実現により、サンプリング周波数は78MHzとなりパイプライン化前と比べて2倍高速になった。それに対して面積の増加は5%, レイテンシの増加は29%であった。 |
| 抄録(英) | A method to implement very fast and low-complexity FIR digital filters on field programmable gate arrays (FPGAs) is proposed. Filters can operate fast with less complexity when multipliers with coefficients expressed as canonic signed digit (CSD) code are realized with wired-shifters, adders and subtracters. Since FPGAs have special internal structures, insertion of pipeline registers reduces the critical path length with only a little increase in their die area. The number of pipeline registers is limited by using an equivalent transformation on signal flow graphs. Resultant filters can operate with the minimum critical path length of a single adder. In an actual implementation on XC4028XL-1, the proposed technique made the sampling frequency double with 5% and 29% increases in die area and latency, respectively. |
| キーワード(和) | FIRディジタルフィルタ / CSD表示 / FPGA / パイプライン / クリティカルパス |
| キーワード(英) | FIR digital filter / CSD / FPGA / pipelining / critical path |
| 資料番号 | CAS2000-34,VLD2000-43,DSP2000-55 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CAS |
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| 開催期間 | 2000/6/16(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Circuits and Systems (CAS) |
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| 本文の言語 | JPN |
| タイトル（和） | CAS2000-34 / VLD2000-43 / DSP2000-55 最小重み表示FIRディジタルフィルタのクリティカルパス最小化FPGA実現 |
| サブタイトル（和） | |
| タイトル（英） | FPGA Implementation of FIR Digital Filters with CSD Coefficients and Minimum Critical Path |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FIRディジタルフィルタ / FIR digital filter |
| キーワード(2)（和/英） | CSD表示 / CSD |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | パイプライン / pipelining |
| キーワード(5)（和/英） | クリティカルパス / critical path |
| 第 1 著者 氏名（和/英） | 山田 貢 / Mitsuru YAMADA |
| 第 1 著者 所属（和/英） | 東京工業大学大学院理工学研究科電子物理工学専攻 Graduate School of Science and Engineering, Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 西原 明法 / Akinori NISHIHARA |
| 第 2 著者 所属（和/英） | 東京工業大学大学院理工学研究科電子物理工学専攻 Graduate School of Science and Engineering, Tokyo Institute of Technology |
| 発表年月日 | 2000/6/16 |
| 資料番号 | CAS2000-34,VLD2000-43,DSP2000-55 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 119 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |