| 講演名 | 1996/9/28 抵抗加算回路と整合差動体を用いて実現されるバイアスオフセット技術に基づく低電圧バイポーラ・クォータスクェア・マルチプライヤ 木村 克治, |
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| 抄録(和) | 低電圧バイポーラ・クォータスクェア・マルチプライヤを発表する。提案するマルチプライヤは、並列接続された4対の整合差動対と抵抗加算回路から構成された非常に単純な回路となっている。したがって、LSI化しやすく、また、非常に実用的である。基本的な諸特性は、プレッドボード上でトランジスタ・アレーと個別部品を用いて、電源電圧1Vで確認した。さらにまた、低電力動作に非常に適している回路構成であるといえる。 |
| 抄録(英) | A bipolar low-voltage quarter-square multiplier is presented. The proposed multiplier is very simple because the multiplier cell is built from four identical emitter-coupled pairs connected in parallel and its input system is realized using resistive dividers. Therefore, it is also very practical because it is easy to implement the circuit on an LSI. The fundamental characteristics at a 1 V supply voltage were verified on a breadboard using transistor-arrays and discrete components. It is, furthermore, very suitable for low-power operation. |
| キーワード(和) | 低電圧 / クォータスクェア・マルチプライヤ / バイアスオフセット技術 / バイポーラ |
| キーワード(英) | low-voltage / quarter-square multiplier / bias offset technique / bipolar |
| 資料番号 | CAS96-50,NLP96-88 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CAS |
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| 開催期間 | 1996/9/28(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Circuits and Systems (CAS) |
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| 本文の言語 | JPN |
| タイトル（和） | 抵抗加算回路と整合差動体を用いて実現されるバイアスオフセット技術に基づく低電圧バイポーラ・クォータスクェア・マルチプライヤ |
| サブタイトル（和） | |
| タイトル（英） | A Bipolar Low-Voltage Quarter-Square Multiplier Consisting of Balanced Emitter-Coupled Paris and Resistive Adders Based on the Bias Offset Technique |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 低電圧 / low-voltage |
| キーワード(2)（和/英） | クォータスクェア・マルチプライヤ / quarter-square multiplier |
| キーワード(3)（和/英） | バイアスオフセット技術 / bias offset technique |
| キーワード(4)（和/英） | バイポーラ / bipolar |
| 第 1 著者 氏名（和/英） | 木村 克治 / Katsuji KIMURA |
| 第 1 著者 所属（和/英） | 日本電気株式会社・モバイルコミュニケーション事業部 Mobile Communications Division, NEC Corporation |
| 発表年月日 | 1996/9/28 |
| 資料番号 | CAS96-50,NLP96-88 |
| 巻番号（vol） | vol.96 |
| 号番号（no） | 273 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |