| 講演名 | 2001/10/19 VT-CMOSを用いたデータキャッシュでの性能低下をアドレス予測を用いて低減する手法 藤岡 涼, 片山 清和, 小林 良太郎, 安藤 秀樹, 島田 俊夫, |
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| 抄録(和) | 近年, CMOS回路の低電圧化が進むにつれて, 従来は無視されてきたリーク電流が増大している.本論文ではキャッシュをVT-CMOSで構成し、電力制御をライン単位で行うDynamic Leakage Cut-off(DLC)と呼ばれる手法において、プロセッサの性能低下を抑制する方式を提案する.DLCでは, 選択されたラインを動作状態にするために大きな遅延を生じ, 性能低下を引き起こす.これに対し本方式は, アドレス予測により, 参照されるラインを予測し, 参照前に閾値電圧の切り換えを行うことで遅延を隠蔽し, 性能低下を緩和する.SPEC95ベンチマークを用い性能を測定したところ, 従来のDLCキャッシュでは平均で, SPECint95では23.2%, SPECfp95では9.7%の性能低下を引き起こしていたが、我々の機構を使うことによりそれぞれ, 17.2%, 3.1%にまで抑制することができた.また, 静的消費電力はDLCキャッシュと比べるとわずかに増加するものの, 以前としてDLCを用いない通常のキャッシュに比べると1%にまで削減することができる. |
| 抄録(英) | As the threshold voltage in CMOS circuits goes low, the leakage current, which is ignored so far, increases. This paper proposes a technique that suppresses processor performance degradation when a power-control scheme, called Dynamic Leakage Cut-off(DLC), is adopted to VT-CMOS cache. The DLC scheme causes a long delay to activate circuits in a selected line, leading Performance degradation. Our schemes predict a reference line with address prediction and changes the threshold voltage to the low level in advance. As a result, the delay of changing the threshold voltage is hidden and performance degradation is suppressed. Our results show that our mechanism can suppress performance loss to 17.2% and 3.1% on average for SPECint95 benchmark and SPECfp95 benchmark respectively, while the conventional DLC cache degrades performance by 23.2% and 9.7% respectively. The results also show that our mechanism slightly increases the leakage power over the DLC cache, but can still reduce the power to approximately 1% of that of the usual non-DLC cache. |
| キーワード(和) | リーク電流 / L1データキャッシュ / VT-CMOS / アドレス予測 |
| キーワード(英) | leakage current / L1 data cache / VT-CMOS / address prediction |
| 資料番号 | DSP2001-120,ICD2001-125,IE2001-104 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2001/10/19(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | VT-CMOSを用いたデータキャッシュでの性能低下をアドレス予測を用いて低減する手法 |
| サブタイトル（和） | |
| タイトル（英） | A Technique to Suppress Performance Degradation on VT-CMOS Data Cache using Address Prediction |
| サブタイトル（和） | |
| キーワード(1)（和/英） | リーク電流 / leakage current |
| キーワード(2)（和/英） | L1データキャッシュ / L1 data cache |
| キーワード(3)（和/英） | VT-CMOS / VT-CMOS |
| キーワード(4)（和/英） | アドレス予測 / address prediction |
| 第 1 著者 氏名（和/英） | 藤岡 涼 / Ryo FUJIOKA |
| 第 1 著者 所属（和/英） | 名古屋大学大学院工学研究科電子情報学専攻 Department of Information Electronics, Graduate School of Engineering, Nagoya University |
| 第 2 著者 氏名（和/英） | 片山 清和 / Kiyokazu KATAYAMA |
| 第 2 著者 所属（和/英） | 名古屋大学大学院工学研究科電子情報学専攻 Department of Information Electronics, Graduate School of Engineering, Nagoya University |
| 第 3 著者 氏名（和/英） | 小林 良太郎 / Ryotaro KOBAYASHI |
| 第 3 著者 所属（和/英） | 名古屋大学大学院工学研究科電子情報学専攻 Department of Information Electronics, Graduate School of Engineering, Nagoya University |
| 第 4 著者 氏名（和/英） | 安藤 秀樹 / Hideki ANDO |
| 第 4 著者 所属（和/英） | 名古屋大学大学院工学研究科電子情報学専攻 Department of Information Electronics, Graduate School of Engineering, Nagoya University |
| 第 5 著者 氏名（和/英） | 島田 俊夫 / Toshio SHIMADA |
| 第 5 著者 所属（和/英） | 名古屋大学大学院工学研究科電子情報学専攻 Department of Information Electronics, Graduate School of Engineering, Nagoya University |
| 発表年月日 | 2001/10/19 |
| 資料番号 | DSP2001-120,ICD2001-125,IE2001-104 |
| 巻番号（vol） | vol.101 |
| 号番号（no） | 386 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |