| 講演名 | 2000/12/1 レイアウトからの逐次回路抽出手法のCADナビゲーションへの導入及び故障解析への適用 則松 研二, 宮崎 努, 木梨 潤也, 松尾 晶子, |
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| 抄録(和) | 設計者以外の技術者による故障解析を可能とするレイアウトとネットリストとのクロスマッピングを利用したCADナビゲーションは、非常に重要である。しかし実際には、解析するデバイスの全領域のクロスマッピング情報が準備が困難な場合や、情報入手に非常に時間が掛る場合があり、直ぐに解析に着手できない等の問題が多々ある。このような場合、CADレイアウトからの逐次回路抽出手法を利用すると、CADレイアウトから必要な部分のクロスマッピング情報を簡単に作成でき、容易に故障解析を行う事ができる。ここでは、故障解析におけるこのようなCADレイアウトからの逐次回路抽出手法の必要性と、その適用例について紹介する。 |
| 抄録(英) | In failure analysis, CAD navigation method with cross mapping capability is indispensable for failure analysis engineers that are not famillar with the inside of the design. But, in actual cases, it is often hard to obtain the complete cross mapping data of the designs with dhorter time and it prevents us from setting about the failure analysis soon. In these cases, this method that successively extracts circuit from CAD layout data is very useful for obtaining necessary cross mapping information. In this paper we describe the necessity of this method and show some examples of its application to the failure analysis of system LSIs. |
| キーワード(和) | CADナビゲーション / CADレイアウト / 逐次回路抽出 / TAT / LVS |
| キーワード(英) | CAD navigation / CAD layout data / successive cercuit extraction / turn around time / layout versus schematic |
| 資料番号 | CPM2000-145,ICD2000-178 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2000/12/1(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | レイアウトからの逐次回路抽出手法のCADナビゲーションへの導入及び故障解析への適用 |
| サブタイトル（和） | |
| タイトル（英） | Introducing a new method that successively extracts circuit from CAD layout to the CAD navigation and its application to failure analysis of system LSIs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | CADナビゲーション / CAD navigation |
| キーワード(2)（和/英） | CADレイアウト / CAD layout data |
| キーワード(3)（和/英） | 逐次回路抽出 / successive cercuit extraction |
| キーワード(4)（和/英） | TAT / turn around time |
| キーワード(5)（和/英） | LVS / layout versus schematic |
| 第 1 著者 氏名（和/英） | 則松 研二 / K. Norimatsu |
| 第 1 著者 所属（和/英） | (株)東芝 セミコンダクター社 システムLSI事業部 システムLSIパッケージング・テスト技術開発統括部 Packaging & Test Engineering Dept., System LSI Div., Semiconductor Company, Toshiba Corporation |
| 第 2 著者 氏名（和/英） | 宮崎 努 / T. Miyazaki |
| 第 2 著者 所属（和/英） | (株)東芝 セミコンダクター社 システムLSI事業部 システムLSIパッケージング・テスト技術開発統括部 Packaging & Test Engineering Dept., System LSI Div., Semiconductor Company, Toshiba Corporation |
| 第 3 著者 氏名（和/英） | 木梨 潤也 / J. Kinashi |
| 第 3 著者 所属（和/英） | 東芝マイクロエレクトロニクス(株)評価システム開発部 Test System Development Dept., Toshiba Microelectronics Corporation |
| 第 4 著者 氏名（和/英） | 松尾 晶子 / A. Matsuo |
| 第 4 著者 所属（和/英） | 東芝マイクロエレクトロニクス(株)評価システム開発部 Test System Development Dept., Toshiba Microelectronics Corporation |
| 発表年月日 | 2000/12/1 |
| 資料番号 | CPM2000-145,ICD2000-178 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 488 |
| ページ範囲 | pp.- |
| ページ数 | 7 |
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