| 講演名 | 2000/12/1 LSIの回路修正容易化設計 久慈 憲夫, 竹田 忠雄, |
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| 抄録(和) | FIB法やレーザCVD法等による配線修正を容易化するため、下層配線の加工部分を最上層に引き上げるリペア素子をLSI内部の空き領域に配置する実用的な設計手法を提案した。更にこれを支援する技術として、リペア素子の配置位置を自動的に決定するアルゴリズム、並びにネットレベルの回路修正仕様に対応したリペア素子間の配線加工手順を自動生成する手法も検討した。三品種の4層配線LSIのレイアウトデータにリペア素子を配置して評価を行った結果、論理セルの全端子数の90%以上への配置が可能であること、回路ノード毎の容量増大は最悪でも7.9%程度であることを確認し、システム化の現実見通しを得た。 |
| 抄録(英) | Novel LSI design method has been proposed in order to reduce editing time and deposition resistivity of multilevel wires by FIB of laser CVD. In this method, modification elements, which consist of a pair of staked vias and a top-layer wire connecting the vias, are placed in unoccupied areas of LSI layout data. Placement positions of the elements and editing procedure corresponding to netlist revision specifications are automatically generated. It has been proved that this method can be used practically, because of demonstrating more than 90% placement ratio and at most 7.9% increase in capacitive load due to the placement. |
| キーワード(和) | 回路修正 / FIB法 / レーザCVD法 / 平坦化プロセス / 積層型ビア |
| キーワード(英) | Circuit editing / FIB / Laser CVD / planarization process / stacked via |
| 資料番号 | CPM2000-143,ICD2000-176 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2000/12/1(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | LSIの回路修正容易化設計 |
| サブタイトル（和） | |
| タイトル（英） | Layout Design for LSI Circuit Modification |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 回路修正 / Circuit editing |
| キーワード(2)（和/英） | FIB法 / FIB |
| キーワード(3)（和/英） | レーザCVD法 / Laser CVD |
| キーワード(4)（和/英） | 平坦化プロセス / planarization process |
| キーワード(5)（和/英） | 積層型ビア / stacked via |
| 第 1 著者 氏名（和/英） | 久慈 憲夫 / Norio KUJI |
| 第 1 著者 所属（和/英） | NTTエレクトロニクス(株) NTT Electronics Co. |
| 第 2 著者 氏名（和/英） | 竹田 忠雄 / Tadao TAKEDA |
| 第 2 著者 所属（和/英） | 日本電信電話(株) Nippon Telegraph & Telephone Co. |
| 発表年月日 | 2000/12/1 |
| 資料番号 | CPM2000-143,ICD2000-176 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 488 |
| ページ範囲 | pp.- |
| ページ数 | 7 |
| 発行日 | |