| 講演名 | 2000/10/16 ASSP向けVLIWコード圧縮技法 鈴木 弘明, 牧野 博之, 松田 吉雄, |
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| 抄録(和) | コード圧縮機構を有したVLIWアーキテクチャを提案した。提案した技法では実行コードをソフトウエアツールであらかじめ圧縮しておき、専用HWデコンパクタ回路がその圧縮されたコードをチップ上で展開する。ある3次元グラフィックスLSIに対して本方式を適用し、FP-VLIWとMV-VLIWと名付けた2種類のVLIWアーキテクチャを考案した。FP-VLIWは浮動小数点演算を、MV-VLIWは頂点データ移動を最優先に考えて命令フィールドを定義したアーキテクチャである。オリジナルのSIMDアーキテクチャを含めた3方式についてCDRSベンチマークを実行し、処理速度とコード密度を比較した。処理速度はFP-VLIWがもっとも速く、速度改善効果は26%-30%であった。コード密度はオリジナルの94%程度であり、ほぼ同レベルであった。提案の方法を用いればコード密度を低下させることなくVLIW方式を導入でき、処理速度を1.2-1.3倍に改善できる。 |
| 抄録(英) | A VLIW (Very Long Instruction Word) architecture with a new code compaction method has been proposed. For a 3D-geometry processor, we consider two types of 2-issue VLIW architectures, the floating-point execution accelerating VLIW (FP-VLIW) and the date-move enhancing VLIW (MV-VLIW) architectures, as expansions of a single SIMD (Single Instruction, Multiple Data) architecture. TO solve the code bloat problem in common with VLIW architectures, the proposed method enables to compact original codes into the VLIW codes by software tools and decompact the VLIW codes by a simple hardware decompactor composed of an instruction swap circuit on a chip. Speeds and code densities of the two VLIWs with the compaction method are compared to a reference processor with the same instruction set and the same building blocks. The speed of the FP-VLIW is the fastest in all test cases. It is 26%-30% faster than the reference processor. The proposed compaction method keeps the 94% code density of the reference processor. The FP-VLIW architecture with the code compaction achieves 1.2-1.3 times of the speed performance without the significant code-density deterioration. |
| キーワード(和) | VLIWコード圧縮技法 / 3次元グラフィックス / ジオメトリ・エンジン / VLIWプロセッサ / ASSP |
| キーワード(英) | VLIW-code compaction / 3D graphics / Geomeroy engine processor / VLIW Processor / ASSP |
| 資料番号 | DSP2000-111,ICD2000-104,IE2000-56 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2000/10/16(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | ASSP向けVLIWコード圧縮技法 |
| サブタイトル（和） | |
| タイトル（英） | Novel VLIW Code Compaction Method for a 3D Geometry Processor |
| サブタイトル（和） | |
| キーワード(1)（和/英） | VLIWコード圧縮技法 / VLIW-code compaction |
| キーワード(2)（和/英） | 3次元グラフィックス / 3D graphics |
| キーワード(3)（和/英） | ジオメトリ・エンジン / Geomeroy engine processor |
| キーワード(4)（和/英） | VLIWプロセッサ / VLIW Processor |
| キーワード(5)（和/英） | ASSP / ASSP |
| 第 1 著者 氏名（和/英） | 鈴木 弘明 / Hiroaki Suzuki |
| 第 1 著者 所属（和/英） | 三菱電機株式会社システムLSI事業化推進センター System LSI Development Center, Mitsubishi Electric Corporation |
| 第 2 著者 氏名（和/英） | 牧野 博之 / Hiroshi Makino |
| 第 2 著者 所属（和/英） | 三菱電機株式会社システムLSI事業化推進センター System LSI Development Center, Mitsubishi Electric Corporation |
| 第 3 著者 氏名（和/英） | 松田 吉雄 / Yoshio Matsuda |
| 第 3 著者 所属（和/英） | 三菱電機株式会社システムLSI事業化推進センター System LSI Development Center, Mitsubishi Electric Corporation |
| 発表年月日 | 2000/10/16 |
| 資料番号 | DSP2000-111,ICD2000-104,IE2000-56 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 386 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |