講演名 2000/5/5
組込み向け4-way VLIWプロセッサにおけるキャッシュ制御ユニットの高性能化技術
依田 斉, 岡野 廣, 若山 繁俊, 安倍 健志,
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抄録(和) 組込み用途向け4-way VLIWプロセッサを開発した。VLIWアーキテクチャは高並列なためデュアルフェッチ及びデュアルロ-ド機構を採用した。これによりコアからのフェッチ要求やロード要求を2個同時に実行することができる。デュアルフェッチにより分岐予測ヒット時は分岐ペナルティを無くす事ができた。デュアルロードによりロード命令の平均実行サイクル数を約28.5%削減することができた。また、ノンブロッキング制御を行うことにより、キャッシュミスヒット時も後続のロードまたはストア命令を発行することができる。これによりキャッシュミスヒットした時のミスペナルティによる性能低下を削減することができた。
抄録(英) 4-way VLIW microprocessor based on improved VLIW architecture is developed for embedded application. We accepted dual-fetch and dual-load for high parallelism of VLIW architecture. Therefore two operations are processed in parallel for instruction fetch or load operation. A dual-fetch cut down branch penalty at branch-prediction hit. A dual-load cut down about 28.5% average load instruction execution time. Non-blocking technique was devised for cache miss penalty reduction.
キーワード(和) キャッシュ / VLIW / デュアルフェッチ / デュアルロード / ノンブロッキング
キーワード(英) cache / VLIW / dual-fetch / dual-load / non-blocking
資料番号 ICD2000-29
発行日

研究会情報
研究会 ICD
開催期間 2000/5/5(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 組込み向け4-way VLIWプロセッサにおけるキャッシュ制御ユニットの高性能化技術
サブタイトル(和)
タイトル(英) High-performance cache technique 4-way VLIW microprocessor for embedded application
サブタイトル(和)
キーワード(1)(和/英) キャッシュ / cache
キーワード(2)(和/英) VLIW / VLIW
キーワード(3)(和/英) デュアルフェッチ / dual-fetch
キーワード(4)(和/英) デュアルロード / dual-load
キーワード(5)(和/英) ノンブロッキング / non-blocking
第 1 著者 氏名(和/英) 依田 斉 / Hitoshi Yoda
第 1 著者 所属(和/英) 株式会社富士通研究所
Fujitsu Laboratories Limited
第 2 著者 氏名(和/英) 岡野 廣 / Hiroshi Okano
第 2 著者 所属(和/英) 株式会社富士通研究所
Fujitsu Laboratories Limited
第 3 著者 氏名(和/英) 若山 繁俊 / Shigetoshi Wakayama
第 3 著者 所属(和/英) 株式会社富士通研究所
Fujitsu Laboratories Limited
第 4 著者 氏名(和/英) 安倍 健志 / Kenji Abe
第 4 著者 所属(和/英) 富士通株式会社
Fujitsu Limited
発表年月日 2000/5/5
資料番号 ICD2000-29
巻番号(vol) vol.100
号番号(no) 42
ページ範囲 pp.-
ページ数 7
発行日