| 講演名 | 2000/4/14 CPUの待ち時間を削減するDRAMメモリシステムの提案 菅野 雄介, 水野 弘之, 渡部 隆夫, |
|---|---|
| PDFダウンロードページ | PDFダウンロードページへ |
| 抄録(和) | 計算機の情報処理能力向上にはDRAMアクセスの高速化が必須である。ここでは、キャッシュの特徴を有効に利用してCPUの待ち時間を短縮するDRAMメモリシステムを提案する。このメモリシステムは算術アドレス変換方式と擬似2ポートDRAMで構成される。算術アドレス変換方式はDRAMへの連続するアクセスを異なるバンクへ分散させて、インターリーブ技術で高速化させる技術であり、擬似2ポートDRAMはキャッシュ内容の置き換え時のライトバックアクセスを高速に処理する技術である。ベンチマーク解析により、CPUが待たされる時間の期待値は、全体のアクセスを通じて38%、ライトバック後に関して43%に短縮されることがわかった。その結果、ベンチマークの終了時間は平均14.3%高速化することがわかった。 |
| 抄録(英) | A DRAM system is proposed for consistently reducing CPU wait cycles in a cache-based memory hierarchy. This system exhibits a fast write back operation by using an arithmetic address mapping scheme and pseudo dual-port DRAM. The address-mapping scheme generates DRAM bank address by adding'index'and'Tag'fields of address. This enables bank-conflict-free access both in the spatially localized access ('Index'field changes )and the wtite-back access ('Tag'field changes), that are dominant for DRAM main memory access.The pseudo dual-port DRAM scheme enables simultaneous operation of a read and a write accesses associated with'write back'accesses without having extra I/O port. The propsed schemes reduce the expectation value of CPU wait cycles by 38% for sequential accesses and by 43% for an access followed write-back access. As a result, the total access time of carrying out benchmark programs are reduced by 14.3% in average. |
| キーワード(和) | CPUキャッシュ / DRAM / 局所アクセス / ライトバック / アドレス変換 |
| キーワード(英) | CPU / cache / DRAM / spatially localized access / write-back access / address mapping |
| 資料番号 | ICD2000-10 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 2000/4/14(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | CPUの待ち時間を削減するDRAMメモリシステムの提案 |
| サブタイトル（和） | |
| タイトル（英） | A DRAM SYSTEM FOR CONSISTENTLY REDUCING CPU WAIT CYCLES |
| サブタイトル（和） | |
| キーワード(1)（和/英） | CPUキャッシュ / CPU |
| キーワード(2)（和/英） | DRAM / cache |
| キーワード(3)（和/英） | 局所アクセス / DRAM |
| キーワード(4)（和/英） | ライトバック / spatially localized access |
| キーワード(5)（和/英） | アドレス変換 / write-back access |
| 第 1 著者 氏名（和/英） | 菅野 雄介 / Yusuke Kanno |
| 第 1 著者 所属（和/英） | 日立製作所中央研究所ULSI研究部 Central Research Laboratory, Hitachi, Ltd., Kokubunji, Tokyo, Japan |
| 第 2 著者 氏名（和/英） | 水野 弘之 / Hiroyuki Mizuno |
| 第 2 著者 所属（和/英） | 日立製作所中央研究所ULSI研究部 Central Research Laboratory, Hitachi, Ltd., Kokubunji, Tokyo, Japan |
| 第 3 著者 氏名（和/英） | 渡部 隆夫 / Takao Watanabe |
| 第 3 著者 所属（和/英） | 日立製作所中央研究所ULSI研究部 Central Research Laboratory, Hitachi, Ltd., Kokubunji, Tokyo, Japan |
| 発表年月日 | 2000/4/14 |
| 資料番号 | ICD2000-10 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 6 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |