| 講演名 | 1999/7/23 On-Chip Extraction of Interconnect Line Induced Delay Time for Quarter and Sub-Quarter Micron CMOS Technology , |
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| 抄録(和) | |
| 抄録(英) | Interconnect parasitic parameters and their contribution to delay time are extracted on chip environment. Six kinds of test patterns are used to extract each interconnect parameters. The extracted parameters and their contribution to delay time are summarized in a look-up table. The circuit performance can be easily predicted using the look-up table. Moreover, the usefulness of the look-up table in designing repeaters is also shown. |
| キーワード(和) | |
| キーワード(英) | Interconnect / Delay time / On-chip extraction / CMOS technology |
| 資料番号 | ICD99-108 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1999/7/23(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | On-Chip Extraction of Interconnect Line Induced Delay Time for Quarter and Sub-Quarter Micron CMOS Technology |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Interconnect |
| 第 1 著者 氏名（和/英） | / Hi-Deok Lee |
| 第 1 著者 所属（和/英） | R&D Division, LG Semicon Co., Ltd. |
| 発表年月日 | 1999/7/23 |
| 資料番号 | ICD99-108 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 234 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |