| 講演名 | 1999/7/23 1Gbit DDR SDRAM for Low Voltage and High Speed Application (Invited) , |
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| 抄録(和) | |
| 抄録(英) | A double data rate at 333Mb/s/pin is achieved for a 2.5V 1Gb synchronous DRAM in a 0.14μm process. The large density of integration and severe device fluctuation present challenges in dealing with the on-chip skews, packaging and processing technology. Circuit techniques and schemes of ODIC chip with non-ODIC package, cycle-time adaptive wave pipelining, and variable stage analog DLL with the three-input phase detector can provide precise skew controls and increased tolerance to processing variations. Double data rate as a viable high-speed and low-voltage DRAM I/O interface is demonstrated. |
| キーワード(和) | |
| キーワード(英) | double data rate (DDR) / delay locked loop (DLL) / phase detector / wave pipeline / low voltage / high speed / DRAM / SDRAM / CMOS |
| 資料番号 | ICD99-107 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1999/7/23(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | 1Gbit DDR SDRAM for Low Voltage and High Speed Application (Invited) |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / double data rate (DDR) |
| 第 1 著者 氏名（和/英） | / Hongil Yoon |
| 第 1 著者 所属（和/英） | Memory Product and Technology Division, Samsung Electronics |
| 発表年月日 | 1999/7/23 |
| 資料番号 | ICD99-107 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 234 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |