| 講演名 | 1994/9/21 低電力周期型RAMマクロセル 柴田 信太郎, 渡辺 まゆみ, |
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| 抄録(和) | 最近の傾向として、メモリマクロセルの入出力データ幅は多ビット化し、複数のセルが同一のASICに搭載されるようになってきた。低消費電力であることは特に重要であり、本論文ではこれに着目してメモリマクロセルの設計法を論じる。まず、動作周波数の低い領域ではビット線をダイナミック動作させる方式が消費電力の点で有利であることを指摘し、同期型マクロセルの構成法を示す。次に、高速なラッチ形センス回路と、その活性化制御に必要な高精度タイミング信号の発生方法を提案する。また、同期形マクロセルの性能指数としてサイクル時間の評価が必要であることを指摘し、これをLSIテスタで実施する際の入力バッファの構成法と試作デバイスの測定例を示す。 |
| 抄録(英) | Circuit techniques for low-power memory macrocers are presented. Synchronous specification is employed to reduce the power dissipation of bit-lines by dynamic operation.A new latch-type sense amplifier and an accurate active-timing control technique are proposed for fast read-out.In addition,a special input buffer is devised to evaluate the minimum cycle time of fast synchronous memory macrocells with LSI test system.A memory macrocell is designed with above techniques and fabricated by 0.5um single polysilicon double metal CMOS technology. |
| キーワード(和) | ASIC / マクロセル / メモリ / 低電力 / ラッチ形センス回路 / 高速 |
| キーワード(英) | ASIC / macrocell / memory / low-power / latch-type sense amplifier / fast |
| 資料番号 | ICD94-96 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1994/9/21(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 低電力周期型RAMマクロセル |
| サブタイトル（和） | |
| タイトル（英） | A low-power synchronous RAM macrocell |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ASIC / ASIC |
| キーワード(2)（和/英） | マクロセル / macrocell |
| キーワード(3)（和/英） | メモリ / memory |
| キーワード(4)（和/英） | 低電力 / low-power |
| キーワード(5)（和/英） | ラッチ形センス回路 / latch-type sense amplifier |
| キーワード(6)（和/英） | 高速 / fast |
| 第 1 著者 氏名（和/英） | 柴田 信太郎 / Nobutaro Shibata |
| 第 1 著者 所属（和/英） | NTT NTT |
| 第 2 著者 氏名（和/英） | 渡辺 まゆみ / Mayumi Watanabe |
| 第 2 著者 所属（和/英） | NTT NTT |
| 発表年月日 | 1994/9/21 |
| 資料番号 | ICD94-96 |
| 巻番号（vol） | vol.94 |
| 号番号（no） | 243 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |