| 講演名 | 1998/7/23 A Fast Delay Locking Circuit with Duty-Preservation , |
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| 抄録(和) | |
| 抄録(英) | A two-clock-cycle locking and duty-preserving digital delay line is presented.The proposed delay line has a new matching detection circuit which can decide the tapping position within the detecting resolution range of 0.3ns.The proposed delay line can be used for duty preserved internal clock generation of double data rate DRAMs.SPICE simulation results show that the proposed delay line has good locking characteristics at the frequency range of 50MHz-250MHz using 0.35um CMOS process parameters. |
| キーワード(和) | |
| キーワード(英) | Digital delay line / Two cycle locking time |
| 資料番号 | SDM98-88,ICD98-87 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1998/7/23(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | KOR |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | A Fast Delay Locking Circuit with Duty-Preservation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Digital delay line |
| 第 1 著者 氏名（和/英） | / Yun-Hak Koh |
| 第 1 著者 所属（和/英） | Department of Electoronic Engineering, Hanyang University |
| 発表年月日 | 1998/7/23 |
| 資料番号 | SDM98-88,ICD98-87 |
| 巻番号（vol） | vol.98 |
| 号番号（no） | 195 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |