| 講演名 | 1998/5/22 フローティングゲートMOSトランジスタを用いた多値ロジックインメモリVLSIの構成 羽生 貴弘, 寺西 要, 亀山 充隆, |
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| 抄録(和) | ロジックインメモリVLSIアーキテクチャは、記憶データを演算器に分散させてメモリと演算器間の大局的通信ボトルネックを低滅させる方法の1つとして有用でる。本稿では、フローティングゲートMOSトランジスタを活用して、多値パストランジスタネットワーク内に記憶データを内蔵させる新しいロジックインメモリVLSIシステムの構成を提案する。すなわち、フローティングゲートMOSトランジスタは、多値メモリ素子として用いられるのみならず、多値しきい演算機能とパススイッチ機能を有する多値演算素子としても活用できる。このため、このデバイスを用いてパストランジスタネットワークを構成する場合、多値記憶データを内臓させながら任意の多値入力2値出力論理回路がコンパクトに構成できることになる。実際、提案の多値パストランジスタネットワークの応用として、高並列大小比較演算回路を構成し、その有用性について評価している。この結果、32ビット大小演算回路を構成する場合、提案回路の演算速度は同等機能の2値CAMおよび従来の多値CAMと比較し、それぞれ26倍および6倍の高速化が達成できる。また、その動的消費電力についても、それぞれ21%および24%に減少できることを明らかにしている。 |
| 抄録(英) | A new logic-in-memory VLSI architecture based on multiple-valued floating-gate-MOS pass logic is proposed to solve communication bottleneck between memory and logic modules. Multiple-valued stored data are represented by the threshold voltage of a floating-gate MOS transistor. so that a single floating-gate MOS transistor is effectively employed to merge multiple-valued threshold-literal and pass-switch functions. Since. multiple-valued pass-transistor network is realized by multiple-valued threshold-literal and pass-switch functions, it can be designed compactly by using floating-gate MOS transistors. As an example of typical logic-in-memory VLSI systems. a fully parallel magnitude comparator is also presented. The performance of the proposed multiple-valued logic-in-memory VLSI is about 26 times higher than that of the corresponding implementation based on a binary content-addressable memory under a 0.8-μm flash EEPROM technology. Moreover, its effective chip area and power dissipation are reduced to about 42 and 20 percents, respectively, in comparison with those of binary implementation. |
| キーワード(和) | 多値しきい演算 / 論理値変換 / パストランジスタネットワーク / 大小比較演算 / 連想メモリ / スレショルドリテラル |
| キーワード(英) | multiple-valued threshold operation / logic-value conversion / pass-transistor network / magnitude comparison / content-addressable memory / threshold literal |
| 資料番号 | |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1998/5/22(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | フローティングゲートMOSトランジスタを用いた多値ロジックインメモリVLSIの構成 |
| サブタイトル（和） | |
| タイトル（英） | Design of a Multiple-Valued Logic-in-Memory VLSI Using Floating-Gate MOS Transistors |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 多値しきい演算 / multiple-valued threshold operation |
| キーワード(2)（和/英） | 論理値変換 / logic-value conversion |
| キーワード(3)（和/英） | パストランジスタネットワーク / pass-transistor network |
| キーワード(4)（和/英） | 大小比較演算 / magnitude comparison |
| キーワード(5)（和/英） | 連想メモリ / content-addressable memory |
| キーワード(6)（和/英） | スレショルドリテラル / threshold literal |
| 第 1 著者 氏名（和/英） | 羽生 貴弘 / Takahiro Hanyu |
| 第 1 著者 所属（和/英） | 東北大学大学院情報科学研究科 Gradnate School of Information Sciences, Tohoku University |
| 第 2 著者 氏名（和/英） | 寺西 要 / kaname Teranishi |
| 第 2 著者 所属（和/英） | 東北大学大学院情報科学研究科 Gradnate School of Information Sciences, Tohoku University |
| 第 3 著者 氏名（和/英） | 亀山 充隆 / Michitaka Kameyama |
| 第 3 著者 所属（和/英） | 東北大学大学院情報科学研究科 Gradnate School of Information Sciences, Tohoku University |
| 発表年月日 | 1998/5/22 |
| 資料番号 | |
| 巻番号（vol） | vol.98 |
| 号番号（no） | 66 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |