| 講演名 | 1995/8/24 600mW 1チップMPEG2ビデオデコーダ 小柳 秀樹, 住広 博, 江本 晴一, 和田 徹, 須藤 達也, 尾崎 望, 石川 敏郎, 三浦 清志, |
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| 抄録(和) | 3.3V電源で、600mWで動作する1チップMPEG2ビデオデコーダを、0.5μ3層メタルプロセスで実現したので報告する。低消費電力を達成するために、「選択的ビット線プリチャージ」方式を用いたデュアルポートRAMを開発した。この方式は、パラメトリックASIC RAMのマクロモジュールに見られるビットスライスアレーに用いてビットライン電流を抑制することができる。この構造とノンDC電流センスアンプによりRAMの読み出し時電力を、従来のデュアルポートRAMの1/3にすることができた。また、マルチクロック構成をとり,表示クロックとシステムクロックを独立とすることにより、システムクロックをできる限り低く抑えることが可能となった。さらに、このビデオデコーダはシンタックスパーサーを内蔵しており、ホストプロセッサなしにMPEG2ビットストリームの上位シンタックス要素を解釈して、MPEG2のMP@MLをデコードすることが可能である。 |
| 抄録(英) | This paper describes a 60OmW single-chip MPEG2 video decoder, implemented in a O.5μm triple metal CMOS technology, which operates with a 3.3-volts power supply. To achieve low power consumption, a low power dual-port RAM has been developed utilizing a selective bit line precharge scheme to reduce bit line current which is suitable for use in the bit-slice array commonly found in parametric ASIC RAM macro modules. This architecture and a non-DC current sense amp make the RAM's read power consumption one-third of that of a conventional dual-port RAM. Various techniques such as multiple-clock architecture and a system clock independent from a display clock make a system clock frequency as low as possible. The video decoder has a syntax parser, so that it can handle the higher syntactic elements of MPEG2 bit streams without any host processor and decode Main profile at Main Level of MPEG2 bit streams. |
| キーワード(和) | MPEG2 / ビデオデコーダ / 低消費電力 / デュアルポートRAM / 多重クロック / 非同期 |
| キーワード(英) | MPEG2 / video decoder / low power / dual-port RAM / multiple-clock / asynchronization |
| 資料番号 | |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1995/8/24(から1日開催) |
| 開催地（和） | |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 600mW 1チップMPEG2ビデオデコーダ |
| サブタイトル（和） | |
| タイトル（英） | A 600mW, Single Chip MPEG2 Video Decoder |
| サブタイトル（和） | |
| キーワード(1)（和/英） | MPEG2 / MPEG2 |
| キーワード(2)（和/英） | ビデオデコーダ / video decoder |
| キーワード(3)（和/英） | 低消費電力 / low power |
| キーワード(4)（和/英） | デュアルポートRAM / dual-port RAM |
| キーワード(5)（和/英） | 多重クロック / multiple-clock |
| キーワード(6)（和/英） | 非同期 / asynchronization |
| 第 1 著者 氏名（和/英） | 小柳 秀樹 / Hideki Koyanagi |
| 第 1 著者 所属（和/英） | ソニー(株)中央研究所 Research Center, Sony Corp. |
| 第 2 著者 氏名（和/英） | 住広 博 / Hiroshi Sumihiro |
| 第 2 著者 所属（和/英） | ソニー(株)中央研究所 Research Center, Sony Corp. |
| 第 3 著者 氏名（和/英） | 江本 晴一 / Seiichi Emoto |
| 第 3 著者 所属（和/英） | ソニー(株)中央研究所 Research Center, Sony Corp. |
| 第 4 著者 氏名（和/英） | 和田 徹 / Tohru Wada |
| 第 4 著者 所属（和/英） | ソニー(株)中央研究所 Research Center, Sony Corp. |
| 第 5 著者 氏名（和/英） | 須藤 達也 / Tatsuya Sudo |
| 第 5 著者 所属（和/英） | ソニー(株)中央研究所 Research Center, Sony Corp. |
| 第 6 著者 氏名（和/英） | 尾崎 望 / Nozomu Ozaki |
| 第 6 著者 所属（和/英） | ソニー(株)セミコンダクタ・カンパニー Semiconductor Company, Sony Corp. |
| 第 7 著者 氏名（和/英） | 石川 敏郎 / Toshirou Ishikawa |
| 第 7 著者 所属（和/英） | ソニー(株)セミコンダクタ・カンパニー Semiconductor Company, Sony Corp. |
| 第 8 著者 氏名（和/英） | 三浦 清志 / Kiyoshi Miura |
| 第 8 著者 所属（和/英） | ソニー(株)中央研究所 Research Center, Sony Corp. |
| 発表年月日 | 1995/8/24 |
| 資料番号 | |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 217 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |