| 講演名 | 1995/5/26 階段波出力バッファを用いた低ノイズ・高速データ伝送 関口 知紀, 堀口 真志, 阪田 健, 中込 儀延, 上田 茂樹, 青木 正和, |
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| 抄録(和) | 低ノイズで高速なデータ伝送を実現するため階段波出力バッファ回路を提案する。本回路は二段階に変化する階段状のパルスを送信し、重ね合わせの原理により受信波形のリンギングを低減する。シミュレーションにより、200MHzのデータ伝送の場合、ノイズマージンが従来回路の2.6倍に増加することを明らかにした。実験回路を試作し、本回路の基本的な効果を実験的に確認した。本回路をDRAM・プロセッサ間のインターフェースに用いることにより、データ伝送を高速化できる。 |
| 抄録(英) | The ringing-canceling output buffer is proposed for low-noise high-speed data transmission. This circuit transmits a two-step pulse so as to cancel the ringing of the received waveform based on the principle of superposition. Simulation results show that this circuit increases the noise margin by a factor of 2.6 compared with the conventional circuit at a data rate of 200MHz. A test circuit is designed and fabricated. The fundamental ringing-canceling effect is experimentally verified. This output buffer is promising for improving the data transfer rate between DRAMs and a microprocessor. |
| キーワード(和) | インターフェース / メモリーバス / DRAM / ノイズマージン / 階段波出力バッファ回路 |
| キーワード(英) | interface / memory bus / DRAM / noise margin / ringing-canceling output buffer |
| 資料番号 | |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1995/5/26(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 階段波出力バッファを用いた低ノイズ・高速データ伝送 |
| サブタイトル（和） | |
| タイトル（英） | Low-Noise, High-Speed Data Transmission Using a Ringing-Canceling Output Buffer |
| サブタイトル（和） | |
| キーワード(1)（和/英） | インターフェース / interface |
| キーワード(2)（和/英） | メモリーバス / memory bus |
| キーワード(3)（和/英） | DRAM / DRAM |
| キーワード(4)（和/英） | ノイズマージン / noise margin |
| キーワード(5)（和/英） | 階段波出力バッファ回路 / ringing-canceling output buffer |
| 第 1 著者 氏名（和/英） | 関口 知紀 / Tomonori Sekiguchi |
| 第 1 著者 所属（和/英） | 日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 2 著者 氏名（和/英） | 堀口 真志 / Masashi Horiguchi |
| 第 2 著者 所属（和/英） | 日立製作所半導体事業部半導体開発センタ Semiconductor Development Center, Semiconductor and Integrated Circuits Division, Hitachi, Ltd. |
| 第 3 著者 氏名（和/英） | 阪田 健 / Takeshi Sakata |
| 第 3 著者 所属（和/英） | 日立製作所中央研究所 Central Research Laboratory, Hitachi, Ltd. |
| 第 4 著者 氏名（和/英） | 中込 儀延 / Yoshinobu Nakagome |
| 第 4 著者 所属（和/英） | 日立製作所半導体事業部半導体開発センタ Semiconductor Development Center, Semiconductor and Integrated Circuits Division, Hitachi, Ltd. |
| 第 5 著者 氏名（和/英） | 上田 茂樹 / Shigeki Ueda |
| 第 5 著者 所属（和/英） | 日立製作所半導体事業部半導体開発センタ Semiconductor Development Center, Semiconductor and Integrated Circuits Division, Hitachi, Ltd. |
| 第 6 著者 氏名（和/英） | 青木 正和 / Masakazu Aoki |
| 第 6 著者 所属（和/英） | 日立製作所半導体事業部メモリ本部 Memory Business Operation, Semiconductor and Integrated Circuits Division, Hitachi, Ltd. |
| 発表年月日 | 1995/5/26 |
| 資料番号 | |
| 巻番号（vol） | vol.95 |
| 号番号（no） | 72 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |