| 講演名 | 1998/3/5 動的および静的再構成に基づく知能集積システム用並列VLSIプロセッサの構成と評価 藤岡 与周, 苫米地 宣裕, |
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| 抄録(和) | 知能ロボットなどの知能集積システムにおいては, スループット向上のみならず, センサ信号入力から制御出力までの演算遅れ時間減少が重要な同題となる.これらの処理に必要となる種々の入力数の多入力積和演算に対し、所望とする入力数の多入力積和演算器を備えた要素プロセッサ(PE)を再構成するという概念に加えて、処理応用に応じてPE内部に専用制御回路を静的に再構成するという概念を導入した並列プロセッサアーキテクチャを提案している.この結果, VLIW制御方式を導入する場合と比較すると、ロボット制御に用いられる連立1次方程式の数値解計算では、総合性能を3倍以上向上可能であることを示している。 |
| 抄録(英) | In intelligent integrated systems such as inteuigent robots, the delay time must be redllced for a large number of multi-operand multiply-additions. To reduce the delay time, the concept of the dynamic reconfiguration of multi-operand multiply-adders, which has the desired number of multipliers, is introduced into the proposed parallel VLSI processor. Moreover, in this paper, to reduce the chip area of the parallel processor and the delay time, the concept of the static reconfiguration of the control circuit is newly introduced. The performance evaluation shows that the delay time for solution of simultaneous linear equations, which is used for manipulator control, becomes about 3 times faster than that of a parallel processor approach using the dynamic reconfiguration method and the very-long-instruction-word control method. |
| キーワード(和) | 微小演算遅れ時間 / 多入力積和演算 / FPGA / 再構成 / ハードウェアサブルーチン |
| キーワード(英) | small delay time / multi-operand multiply-addition / FPGA / reconfiguration / hardware subroutine |
| 資料番号 | |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1998/3/5(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 動的および静的再構成に基づく知能集積システム用並列VLSIプロセッサの構成と評価 |
| サブタイトル（和） | |
| タイトル（英） | Design and Performance Evaluation of a Parallel VLSI Processor for Intelligent Integrated Systems Based on the Dynamic and Static Reconfiguration |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 微小演算遅れ時間 / small delay time |
| キーワード(2)（和/英） | 多入力積和演算 / multi-operand multiply-addition |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | 再構成 / reconfiguration |
| キーワード(5)（和/英） | ハードウェアサブルーチン / hardware subroutine |
| 第 1 著者 氏名（和/英） | 藤岡 与周 / Yoshichika Fujioka |
| 第 1 著者 所属（和/英） | 八戸工業大学工学部電気工学科 Department of Electrical Engineering Hachinohe Institute of Technology |
| 第 2 著者 氏名（和/英） | 苫米地 宣裕 / Nobuhiro Tomabechi |
| 第 2 著者 所属（和/英） | 八戸工業大学工学部電気工学科 Department of Electrical Engineering Hachinohe Institute of Technology |
| 発表年月日 | 1998/3/5 |
| 資料番号 | |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 578 |
| ページ範囲 | pp.- |
| ページ数 | 7 |
| 発行日 | |