講演名 1997/10/16
データ保持電流低減に適した256Mb DRAMアレイアーキテクチャ
木下 充矢, 谷崎 哲志, 藤野 毅, 築出 正樹, 有本 和民,
PDFダウンロードページ PDFダウンロードページへ
抄録(和) 低消費電力かつ高速のDRAMに有効な新しい回路設計手法について述べる。この手法の特徴は、1)分割ワード線(DWL)におけるサブデコード線のフィッシュボーン型配置 2)階層型ビット線(BL)ブリチャージ電源 3)非リセット型Rowブロック制御 である。0.25um CMOSプロセスで、上記技術を用いた256Mb DRAMを製作し、非常に低いスタンバイ電流(23uA)とセルフリフレッシュ電流(607uA)を実現した。
抄録(英) This paper proposes a new circuit design architecture whitch is effective for low power, and high speed DRAMs. The characteristics of this schemes are: 1) a fsih bone layout of the sub-decode-line in the divided word line (DWL) architecture, 2) a hierachicalbit line (BL) precharge power line and and 3) a non-reset row block control. A 256Mb DRAM using these techniques was fabricated by a 0.25um CMOS process. An extremely low standby current (23uA) and self refresh current (607uA) were obtained.
キーワード(和) DRAM / 分割ワード線 / フィッシュボーン型配置 / セルフリフレッシュ
キーワード(英) DRAM / divided word line / fish bone layout / self refresh
資料番号 ICD97-150-158
発行日

研究会情報
研究会 ICD
開催期間 1997/10/16(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) データ保持電流低減に適した256Mb DRAMアレイアーキテクチャ
サブタイトル(和)
タイトル(英) Practical Low Power Design Architecture for 256Mb DRAM
サブタイトル(和)
キーワード(1)(和/英) DRAM / DRAM
キーワード(2)(和/英) 分割ワード線 / divided word line
キーワード(3)(和/英) フィッシュボーン型配置 / fish bone layout
キーワード(4)(和/英) セルフリフレッシュ / self refresh
第 1 著者 氏名(和/英) 木下 充矢 / M. Kinoshita
第 1 著者 所属(和/英) 三菱電機ULSI開発研究所
ULSI Lab. Mitsubishi Electric Corp.
第 2 著者 氏名(和/英) 谷崎 哲志 / T. Tanizaki
第 2 著者 所属(和/英) 三菱電機ULSI開発研究所
ULSI Lab. Mitsubishi Electric Corp.
第 3 著者 氏名(和/英) 藤野 毅 / T. Fujino
第 3 著者 所属(和/英) 三菱電機ULSI開発研究所
ULSI Lab. Mitsubishi Electric Corp.
第 4 著者 氏名(和/英) 築出 正樹 / M. Tsukude
第 4 著者 所属(和/英) 三菱電機ULSI開発研究所
ULSI Lab. Mitsubishi Electric Corp.
第 5 著者 氏名(和/英) 有本 和民 / K. Arimoto
第 5 著者 所属(和/英) 三菱電機ULSI開発研究所
ULSI Lab. Mitsubishi Electric Corp.
発表年月日 1997/10/16
資料番号 ICD97-150-158
巻番号(vol) vol.97
号番号(no) 318
ページ範囲 pp.-
ページ数 5
発行日