| 講演名 | 1997/10/16 500MHz動作4Mb CMOSキャッシュSRAM 武田 晃一, 中村 和之, 豊島 秀雄, 野田 研二, 大窪 宏明, 内田 哲弥, 清水 俊行, 井谷 俊郎, 渡嘉敷 健, 岸本 光司, |
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| 抄録(和) | 32bで500MHz、non-idle Cycle、4-1-1-1動作の4Mb Pipeline-BurstキャッシュSRAMを0.25umCMOSプロセスを用いて開発した。キー技術は (1)新規プリフェッチバースト方式により、SRAMコアの動作サイクル時間を外部サイクル時間の4倍に緩和して、idle-cycleのない 500MHz外部データバスの動作を実現したこと、(2)ソースリセット方式により、内部SRAMコア自身の遅延時間を短縮、パワーを削減したこと、(3)ノイズ削減コーディングにより、外部データバス駆動時のスイッチングノイズとパワーを削減し、さらに双方向化を可能とする 500MHz I/O回路を開発したこと、(4)プッシュプル出力バッファの出力インピーダンスを伝送線路のインピーダンスにマッチングさせた、高速駆動と低パワーを両立する Point-to-PointのI/Oを開発したこと, である。 |
| 抄録(英) | A secondary cache SRAM is an indispensable CPU partner in a high-performance system. The main objectives are 1) pipeline-burst operation, 2) 32b 500MHz (2GB/s) I/Os, and 3) point-to-point communication with a CPU, as well as shortened latency and reduced noise and power caused by high-speed, high-bandwidth I/O operation. |
| キーワード(和) | キャッシュメモリ / SRAM / 高速化 / インタフェース / バスバンド幅 |
| キーワード(英) | Cache / SRAM / High-speed / Interface / Bandwidth |
| 資料番号 | ICD97-150-158 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1997/10/16(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 500MHz動作4Mb CMOSキャッシュSRAM |
| サブタイトル（和） | |
| タイトル（英） | A 500MHz 4Mb CMOS Pipeline-Burst Cache SRAM |
| サブタイトル（和） | |
| キーワード(1)（和/英） | キャッシュメモリ / Cache |
| キーワード(2)（和/英） | SRAM / SRAM |
| キーワード(3)（和/英） | 高速化 / High-speed |
| キーワード(4)（和/英） | インタフェース / Interface |
| キーワード(5)（和/英） | バスバンド幅 / Bandwidth |
| 第 1 著者 氏名（和/英） | 武田 晃一 / Koichi Takeda |
| 第 1 著者 所属（和/英） | NECシリコンシステム研究所 Silicon Systems Research Labs. |
| 第 2 著者 氏名（和/英） | 中村 和之 / Kazuyuki Nakamura |
| 第 2 著者 所属（和/英） | NECシリコンシステム研究所 Silicon Systems Research Labs. |
| 第 3 著者 氏名（和/英） | 豊島 秀雄 / Hideo Toyoshima |
| 第 3 著者 所属（和/英） | NECシリコンシステム研究所 Silicon Systems Research Labs. |
| 第 4 著者 氏名（和/英） | 野田 研二 / Kenji Noda |
| 第 4 著者 所属（和/英） | NEC ULSIデバイス開発研究所 ULSI Device Development Labs. |
| 第 5 著者 氏名（和/英） | 大窪 宏明 / Hiroaki Ohkubo |
| 第 5 著者 所属（和/英） | NEC ULSIデバイス開発研究所 ULSI Device Development Labs. |
| 第 6 著者 氏名（和/英） | 内田 哲弥 / Tetsuya Uchida |
| 第 6 著者 所属（和/英） | NEC ULSIデバイス開発研究所 ULSI Device Development Labs. |
| 第 7 著者 氏名（和/英） | 清水 俊行 / Toshiyuki Shimizu |
| 第 7 著者 所属（和/英） | NEC 第2メモリ事業部 Second LSI Memory Div., NEC Corporation |
| 第 8 著者 氏名（和/英） | 井谷 俊郎 / Toshiro Itani |
| 第 8 著者 所属（和/英） | NEC ULSIデバイス開発研究所 ULSI Device Development Labs. |
| 第 9 著者 氏名（和/英） | 渡嘉敷 健 / Ken Tokashiki |
| 第 9 著者 所属（和/英） | NEC ULSIデバイス開発研究所 ULSI Device Development Labs. |
| 第 10 著者 氏名（和/英） | 岸本 光司 / Koji Kishimoto |
| 第 10 著者 所属（和/英） | NEC ULSIデバイス開発研究所 ULSI Device Development Labs. |
| 発表年月日 | 1997/10/16 |
| 資料番号 | ICD97-150-158 |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 318 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |