講演名 1997/10/16
250MHz動作0.25μm1Mb SRAMマクロセル
柴田 信太郎,
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抄録(和) メガビット級の規模可変SRAMマクロセルの設計技術について述べた。9種類のリーフセルのアバッテイングと、アドレスバス上に選択的にビアホールを配置する手法によって設計工数の削減を図った。アクセス時間と消費電力の低減を目的として、CMOSメモリセルの偏平レイアウトを提案した。データの書込み動作については、導通抵抗が問題となるビット線のマルチプレクサを撤廃し、書込みバッファをビット線に直結することで高速化を図った。また、電流センス回路を用いた読出し回路の構成についても述べた。0.25μmバルクCMOSプロセスを用いて1Mb SRAMマクロセルを試作した結果、標準動作電圧(2.5V)において、250MHzの速度性能と145mWの消費電力を得た。
抄録(英) Design techniques for mega-bit-class size-configurable SRAM macrocells are described. To shorten the design turn-around-time, the methodology of abutting nine kinds of leaf cells are employed with via-hole programming in address decoder. A new squashed memory-cell layout for CMOS SRAM's is proposed to reduce the access time and power dissipation. To shorten the time for writing data, writing buffers are connected to bitlines without multiplexer. Also, read-out circuitry using current-mode sense amplifiers is mentioned. A 1-Mb SRAM test chip was fabricated with a 0.25-μm bulk-CMOS process. The SRAM has demonstrated 250-MHz operation and 145-mW power dissipation at a 2.5-V typical power supply.
キーワード(和) SRAM / マクロセル / 規模可変 / 電流センス回路
キーワード(英) SRAM / macrocell / size configurable / current-mode sense amplifier
資料番号 ICD97-150-158
発行日

研究会情報
研究会 ICD
開催期間 1997/10/16(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 250MHz動作0.25μm1Mb SRAMマクロセル
サブタイトル(和)
タイトル(英) A 250-MHz Operation 0.25-μm 1-Mb SRAM Macrocell
サブタイトル(和)
キーワード(1)(和/英) SRAM / SRAM
キーワード(2)(和/英) マクロセル / macrocell
キーワード(3)(和/英) 規模可変 / size configurable
キーワード(4)(和/英) 電流センス回路 / current-mode sense amplifier
第 1 著者 氏名(和/英) 柴田 信太郎 / Nobutaro SHIBATA
第 1 著者 所属(和/英) NTTシステムエレクトロニクス研究所
NTT System Electronics Laboratories
発表年月日 1997/10/16
資料番号 ICD97-150-158
巻番号(vol) vol.97
号番号(no) 318
ページ範囲 pp.-
ページ数 8
発行日