| 講演名 | 1997/6/19 ブースタアンプを用いた低電圧向き高速CPL回路 山下 高廣, 浅田 邦博, |
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| 抄録(和) | CPL回路の信号増幅にラッチ型センスアンプをブースタとして用いた回路を提案する. 。パストランジスタの途中にセンスアンプを使うことで伝達中の微小な電位差を増幅し, 遅延時間を減少することができる. EX-ORで構成されるパリティージェネレータと16bit加算器を作成し, シミュレーションによりセンスアンプを挿入すべき最適な間隔を求めた. また, センスアンプを駆動するタイミング信号を自動生成する遅延制御ディレイラインを示す. 加算器のシミュレーションでは電源電圧1.5VにおいてCMOS回路よりも2.4倍速く動作した. この回路を用いてVLSIチップを試作した. |
| 抄録(英) | We have studied a new pass transistor logic with sense amplifiers in the middle of the transistor chain to recover signal swing, so that a sense amplifire can detect a small signal voltage faster. Applying the proposed technique to a 16 bit adder, it is demonstrated that the output responds 2.4 times as fast as the conventional CMOS at a supply voltage of 1.5V. Since this circuit requiers multi-phase clocking, we have also studied on the optimum timing of the clocks and a clock generation circuit. We have designed two VLSI chips based on the present method. |
| キーワード(和) | パストランジスタ / CPL / 加算器 / センスアンプ |
| キーワード(英) | pass transistor / CPL / adder / sense amplifire |
| 資料番号 | ED97-41 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1997/6/19(から1日開催) |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | ブースタアンプを用いた低電圧向き高速CPL回路 |
| サブタイトル（和） | |
| タイトル（英） | High Speed CPL circuit with booster amplifire for low power operation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | パストランジスタ / pass transistor |
| キーワード(2)（和/英） | CPL / CPL |
| キーワード(3)（和/英） | 加算器 / adder |
| キーワード(4)（和/英） | センスアンプ / sense amplifire |
| 第 1 著者 氏名（和/英） | 山下 高廣 / Takahiro Yamashita |
| 第 1 著者 所属（和/英） | 東京大学大学院工学系研究科 Faculty of Engineering, University of Tokyo |
| 第 2 著者 氏名（和/英） | 浅田 邦博 / Kunihiro Asada |
| 第 2 著者 所属（和/英） | 東京大学大学院工学系研究科 Faculty of Engineering, University of Tokyo |
| 発表年月日 | 1997/6/19 |
| 資料番号 | ED97-41 |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 110 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
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