| 講演名 | 1997/4/25 PPRAM型LSIにおけるオンチップ・メモリパス・アーキテクチャの検討 井上 弘士, 宮嶋 浩志, 甲斐 康司, 村上 和彰, |
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| 抄録(和) | PPRAM等のDRAM/ロジック混載LSIにおいては,DRAMがプロセッサ等のロジックと同一チップ上に搭載されるため,従来の「MPU+DRAM」分チップ型構成のコンピュータ・システムに比べて,メモリパスの構成の自由度が向上する.すなわち,従来の「MPU+DRAM」分チップ型構成におけるメモリパスは「「データパス-オンチップ・レジスタ-オンチップ・キャッシュ」(+オフチップ・キャッシュ)+オフチップ主記憶(=DRAM)」という階層メモリ構成を採るのが一般である.これに対しPPRAMでは,アプリケーション対応に次の3種類のオンチップ・メモリパスのいずれかを採ることが可能である:(i)「データパス-オンチップ・レジスタ-オンチップ・キャッシュ-オンチップ主記憶(=DRAM)」(+オフチップ主記憶),(ii)「データパス-オンチップ・レジスタ-オンチップ主記憶」(+オフチップ主記憶),(iii)「データパス-オンチップ主記憶」(+オフチップ主記憶).本稿では,この3種類のオンチップ・メモリパス・アーキテクチャの特性,特にアプリケーション自体が要求するメモリ・バンド巾と実際に提供するバンド巾との相違が当該アプリケーションの実行性能に与える影響について,定性的かつ定量的に評価する. |
| 抄録(英) | Merged DRAM/logic LSIs such as PPRAM would provide much freedom for the design of their memorypath architectures than conventional separate "MPU+DRAM"-type systems. Namely, most of conventional separate "MPU+DRAM"-type systems employ the traditional memorypath architecture : the memory hierarchy of "datapath-on-chip registers-on-chip SRAM cache-off-chip SRAM cache (if necessary)-off-chip DRAM main memory." On the other hand, the designers of PPRAM LSIs could adopt one of the following three on-chip memorypath architectures depending on the characteristics of the target applications : (i)datapath-on-chip registers-on-chip SRAM cache-on-chip DRAM main memory, (ii)datapath-on-chip registers-on-chip DRAM main memory, and (iii)datapath-on-chip DRAM main memory. This paper qualitatively and quantitatively evaluates the characteristics of these on-chip memorypath architectures, especially the performance impacts due to the gap between the application-specific memory bandwidth requirement and the actual memory bandwidth. |
| キーワード(和) | PPRAM / DRAM/ロジック混載LSI / メモリパス / 命令セット・アーキテクチャ / 性能評価 |
| キーワード(英) | PPRAM / merged DRAM/logic LSI / on-chip memorypath / ISP architecture / performance evaluation |
| 資料番号 | ICD97-10,CPSY97-10,FTS97-10 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 1997/4/25(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | PPRAM型LSIにおけるオンチップ・メモリパス・アーキテクチャの検討 |
| サブタイトル（和） | |
| タイトル（英） | On-chip Memorypath Architectures for PPRAM-type LSIs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | PPRAM / PPRAM |
| キーワード(2)（和/英） | DRAM/ロジック混載LSI / merged DRAM/logic LSI |
| キーワード(3)（和/英） | メモリパス / on-chip memorypath |
| キーワード(4)（和/英） | 命令セット・アーキテクチャ / ISP architecture |
| キーワード(5)（和/英） | 性能評価 / performance evaluation |
| 第 1 著者 氏名（和/英） | 井上 弘士 / Koji INOUE |
| 第 1 著者 所属（和/英） | 九州大学 大学院システム情報科学研究科 情報工学専攻 Department of Computer Science and Communication Engineering Graduate School of Information Science and Electrical Engineering Kyushu University |
| 第 2 著者 氏名（和/英） | 宮嶋 浩志 / Hiroshi MIYAJIMA |
| 第 2 著者 所属（和/英） | 九州大学 大学院システム情報科学研究科 情報工学専攻 Department of Computer Science and Communication Engineering Graduate School of Information Science and Electrical Engineering Kyushu University |
| 第 3 著者 氏名（和/英） | 甲斐 康司 / Koji KAI |
| 第 3 著者 所属（和/英） | (財)九州システム情報技術研究所 Institutes of Systems and Information Technologies/Kyushu |
| 第 4 著者 氏名（和/英） | 村上 和彰 / Kazuaki MURAKAMI |
| 第 4 著者 所属（和/英） | 九州大学 大学院システム情報科学研究科 情報工学専攻 Department of Computer Science and Communication Engineering Graduate School of Information Science and Electrical Engineering Kyushu University |
| 発表年月日 | 1997/4/25 |
| 資料番号 | ICD97-10,CPSY97-10,FTS97-10 |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 25 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |