講演名 1997/4/24
大規模集積回路における分割・パイプライン型バス方式の検討
池田 誠, 田島 佳武, 浅田 邦博,
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抄録(和) 本論文では、集積回路が微細化した場合のチップを横断するバス配線に適した方式として、パイプライン型バス方式の提案を行っている。また、データ転送における遅延時間、配線面積の観点から、0.5μmでは従来型バス、0.35μmではバス中にリピータを用いた方式、0.2μm より微細化するとパイプライン型バス方式が適している事が分かった。
抄録(英) This paper describes a pipelined-bus architecture to enhance through-put of bus lines in the advanced VLSIs. We have also studied the optimum bus architecture for design rules in terms of bus wiring delay and wiring area, and found that the conventional bus architecture is the optimum for a 0.5μm rule, and that a bus with repeater is the optimum for a 0.35μm rule, and that the pipelined-bus architecture is the optimum for a 0.2μm rule and below.
キーワード(和) パイプライン型バス / リピータ型バス / マイクロプロセッサ / 配線遅延時間 / 配線面積 / 多層配線
キーワード(英) Pipelined-bus / repeated-bus / microprocessor / wiring delay / bus wiring area / multi-layer wiring
資料番号 ICD97-4,CPSY97-4,FTS97-4
発行日

研究会情報
研究会 ICD
開催期間 1997/4/24(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 大規模集積回路における分割・パイプライン型バス方式の検討
サブタイトル(和)
タイトル(英) Partitioned and Pipelined Bus Architecture in VLSI
サブタイトル(和)
キーワード(1)(和/英) パイプライン型バス / Pipelined-bus
キーワード(2)(和/英) リピータ型バス / repeated-bus
キーワード(3)(和/英) マイクロプロセッサ / microprocessor
キーワード(4)(和/英) 配線遅延時間 / wiring delay
キーワード(5)(和/英) 配線面積 / bus wiring area
キーワード(6)(和/英) 多層配線 / multi-layer wiring
第 1 著者 氏名(和/英) 池田 誠 / Makoto IKEDA
第 1 著者 所属(和/英) 東京大学 大規模集積システム設計教育研究センター
VLSI Design and Education Center, University of Tokyo
第 2 著者 氏名(和/英) 田島 佳武 / Yoshitake TAJIMA
第 2 著者 所属(和/英) 東京大学 大規模集積システム設計教育研究センター
VLSI Design and Education Center, University of Tokyo
第 3 著者 氏名(和/英) 浅田 邦博 / Kunihiro ASADA
第 3 著者 所属(和/英) 東京大学 大規模集積システム設計教育研究センター
VLSI Design and Education Center, University of Tokyo
発表年月日 1997/4/24
資料番号 ICD97-4,CPSY97-4,FTS97-4
巻番号(vol) vol.97
号番号(no) 24
ページ範囲 pp.-
ページ数 8
発行日