| 講演名 | 2000/1/21 0.13μmCMOSに向けた新配線設計コンセプト「トリプル・ダマシン」を用いた性能向上 小田 典明, 松本 明, 横山 孝司, 石上 隆司, 本山 幸一, 森田 昇, 相澤 一雄, 岸本 光司, 五味 秀樹, |
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| 抄録(和) | 0.13μmCMOS世代以降のデバイスに向けた新しい配線設計コンセプト「トリプル・ダマシン」を提案する。同一配線層に膜厚の異なる2種類の配線を工程数の増加なしに混在させる新技術を開発した。従来のデュアル・ダマシン法で開口されるビア・ホール、配線用溝に加えて、深い配線溝を、工程数の増加なしに同時に形成する。この技術を用いてチップ・レベルでの有効性を確認したところ、クリティカル・パスにおける遅延時間で25%、チップ・サイズで5%の低減がそれぞれ確認できた。 |
| 抄録(英) | A novel wiring design concept called "Triple Damascene" is presented. We propose a new technology to mix wirings with different thickness in one layer by using dual damascene process without increasing mask steps. In this technology, three types of grooves are opened simultaneously. Deep trenches for thick wires, as well as vias and shallow trenches, are selectively opened. By the design concept using this technology, a 25% reduction in wiring delay is obtained for critical path. A 5% reduction in chip size is also obtained as the effect of decrease in repeater number for 0.13μm CMOS devices. |
| キーワード(和) | 銅 / 配線 / デュアル・ダマシン / 設計 / 配線遅延時間 |
| キーワード(英) | Copper / Interconnect / Dual damascene / Design / Wiring delay time |
| 資料番号 | SDM99-177 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2000/1/21(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | JPN |
| タイトル（和） | 0.13μmCMOSに向けた新配線設計コンセプト「トリプル・ダマシン」を用いた性能向上 |
| サブタイトル（和） | |
| タイトル（英） | Performance Improvement using Triple Damascene Wiring Design Concept for 0.13μm CMOS Devices |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 銅 / Copper |
| キーワード(2)（和/英） | 配線 / Interconnect |
| キーワード(3)（和/英） | デュアル・ダマシン / Dual damascene |
| キーワード(4)（和/英） | 設計 / Design |
| キーワード(5)（和/英） | 配線遅延時間 / Wiring delay time |
| 第 1 著者 氏名（和/英） | 小田 典明 / Noriaki Oda |
| 第 1 著者 所属（和/英） | 日本電気株式会社 ULSIデバイス開発研究所 ULSI Device Development Laboratory, NEC Corporation |
| 第 2 著者 氏名（和/英） | 松本 明 / Akira Matsumoto |
| 第 2 著者 所属（和/英） | 日本電気株式会社 ULSIデバイス開発研究所 ULSI Device Development Laboratory, NEC Corporation |
| 第 3 著者 氏名（和/英） | 横山 孝司 / Takashi Yokoyama |
| 第 3 著者 所属（和/英） | 日本電気株式会社 ULSIデバイス開発研究所 ULSI Device Development Laboratory, NEC Corporation |
| 第 4 著者 氏名（和/英） | 石上 隆司 / Takashi Ishigami |
| 第 4 著者 所属（和/英） | 日本電気株式会社 ULSIデバイス開発研究所 ULSI Device Development Laboratory, NEC Corporation |
| 第 5 著者 氏名（和/英） | 本山 幸一 / Kouichi Motoyama |
| 第 5 著者 所属（和/英） | 日本電気株式会社 ULSIデバイス開発研究所 ULSI Device Development Laboratory, NEC Corporation |
| 第 6 著者 氏名（和/英） | 森田 昇 / Noboru Morita |
| 第 6 著者 所属（和/英） | 日本電気株式会社 半導体生産技術本部 VLSI Manufacturing Engineering Division, NEC Corporation |
| 第 7 著者 氏名（和/英） | 相澤 一雄 / Kazuo Aizawa |
| 第 7 著者 所属（和/英） | 日本電気株式会社 半導体生産技術本部 VLSI Manufacturing Engineering Division, NEC Corporation |
| 第 8 著者 氏名（和/英） | 岸本 光司 / Koji Kishimoto |
| 第 8 著者 所属（和/英） | 日本電気株式会社 ULSIデバイス開発研究所 ULSI Device Development Laboratory, NEC Corporation |
| 第 9 著者 氏名（和/英） | 五味 秀樹 / Hideki Gomi |
| 第 9 著者 所属（和/英） | 日本電気株式会社 ULSIデバイス開発研究所 ULSI Device Development Laboratory, NEC Corporation |
| 発表年月日 | 2000/1/21 |
| 資料番号 | SDM99-177 |
| 巻番号（vol） | vol.99 |
| 号番号（no） | 579 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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