講演名 1993/11/26
2次元選択給電線方式によるギガビットDRAMのサブスレッショルド電流低減
阪田 健, 堀口 真志, 青木 正和, 伊藤 清男,
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抄録(和) 繰り返しCMOS回路ブロックのサブスレッショルド電流を低減するために、2次元選択給電線方式を提案した。この方式は、回路ブロックを複数のサブブロックに分割して2次元配置し、給電線を2次元選択することにより、選択的に給電するものである。この方式を階層型ワード線構成と組み合わせて用いることにより、16-Gb DRAMの動作電流を、363mAから16分の1の22mAに低減できる。
抄録(英) Two-dimensional power-line selection scheme for an iterative CMOS circuit block,is proposed to reduce the subthreshold current. In this scheme,a block is divided into subblocks of two- dimensional arrangement and selectively energized by two- dimensional power-line selection.The scheme combined with dual word-line structure permits a drastic active current reduction to one sixteenth,from 363 mA to 22 mA,for a 16-Gb DRAM.
キーワード(和) DRAM / ギガビット / しきい値電圧 / サブスレッショルド電流 / 2次元 / 給電 線
キーワード(英) DRAM / gigabit / threshold voltage / subthreshold current / two dimensional / power line
資料番号 SDM93-147,ICD93-141
発行日

研究会情報
研究会 SDM
開催期間 1993/11/26(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Silicon Device and Materials (SDM)
本文の言語 JPN
タイトル(和) 2次元選択給電線方式によるギガビットDRAMのサブスレッショルド電流低減
サブタイトル(和)
タイトル(英) Two-dimensional power-line selection scheme for low subthreshold- current multi-gigabit DRAMs
サブタイトル(和)
キーワード(1)(和/英) DRAM / DRAM
キーワード(2)(和/英) ギガビット / gigabit
キーワード(3)(和/英) しきい値電圧 / threshold voltage
キーワード(4)(和/英) サブスレッショルド電流 / subthreshold current
キーワード(5)(和/英) 2次元 / two dimensional
キーワード(6)(和/英) 給電 線 / power line
第 1 著者 氏名(和/英) 阪田 健 / Takeshi Sakata
第 1 著者 所属(和/英) 日立製作所中央研究所
Central Research Laboratory,Hitachi
第 2 著者 氏名(和/英) 堀口 真志 / Masashi Horiguchi
第 2 著者 所属(和/英) 日立製作所中央研究所
Central Research Laboratory,Hitachi
第 3 著者 氏名(和/英) 青木 正和 / Masakazu Aoki
第 3 著者 所属(和/英) 日立製作所中央研究所
Central Research Laboratory,Hitachi
第 4 著者 氏名(和/英) 伊藤 清男 / Kiyoo Itoh
第 4 著者 所属(和/英) 日立製作所中央研究所
Central Research Laboratory,Hitachi
発表年月日 1993/11/26
資料番号 SDM93-147,ICD93-141
巻番号(vol) vol.93
号番号(no) 349
ページ範囲 pp.-
ページ数 6
発行日