| 講演名 | 1997/8/26 周辺回路の歩留りを考慮したギガビットDRAMの最適冗長回路設計法 渡辺 重佳, |
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| 抄録(和) | ギガビット世代のDRAMではセルアレイ部、コア回路部以外のいわゆる周辺回路部で歩留りが問題となる事を定量的に示した。この問題を解決するためにはスペア回路方式を新たに導入すれば、ほとんどチップ面積を増加させる事無く歩留りを向上出来る。 |
| 抄録(英) | A optimized redundancy technology based on the yield estimation of the peripheral circuit such as the cell array driver circuit and clock generator has been developed for gigabit DRAMs. By introducing the spare circuit for the cell array driver circuit and I/O buffer circuit, high yield of the peripheral circuit can be successfully achieved without sacrificing the chip size. |
| キーワード(和) | DRAM / 歩留り / 周辺回路 / スペア回路 |
| キーワード(英) | DRAM / yield / peripheral circuit / spare circuit |
| 資料番号 | SDM97-97 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 1997/8/26(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | JPN |
| タイトル（和） | 周辺回路の歩留りを考慮したギガビットDRAMの最適冗長回路設計法 |
| サブタイトル（和） | |
| タイトル（英） | Optimized redundancy technology based on yield estimation of peripheral circuit for gigabit DRAMs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | DRAM / DRAM |
| キーワード(2)（和/英） | 歩留り / yield |
| キーワード(3)（和/英） | 周辺回路 / peripheral circuit |
| キーワード(4)（和/英） | スペア回路 / spare circuit |
| 第 1 著者 氏名（和/英） | 渡辺 重佳 / Shigeyoshi WATANABE |
| 第 1 著者 所属（和/英） | (株)東芝研究開発センター Research and Development Center, Toshiba Corporation |
| 発表年月日 | 1997/8/26 |
| 資料番号 | SDM97-97 |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 240 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |