| 講演名 | 1997/7/24 High Speed Circuit Design with Matched Delay Technique , |
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| 抄録(和) | |
| 抄録(英) | The matched delay technique is a timing methodology for clock and data delay coordination that produces very high performance integrated circuits. In this methodology, control of path propagation delays combined with careful management of clock skew and data events, is used to design very high speed circuits. In this paper, a CMOS data recovery circuit design based on the matched delay technique is presented. |
| キーワード(和) | |
| キーワード(英) | matched delay / circuit design / clock / data recovery / CMOS |
| 資料番号 | |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 1997/7/24(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | High Speed Circuit Design with Matched Delay Technique |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / matched delay |
| 第 1 著者 氏名（和/英） | / Jin- Ku Kang |
| 第 1 著者 所属（和/英） | Department of Electronic, Electrical and Computer Engineering Inha University |
| 発表年月日 | 1997/7/24 |
| 資料番号 | |
| 巻番号（vol） | vol.97 |
| 号番号（no） | 195 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |