| 講演名 | 2000/10/13 Advanced a-Si TFT Process Integration & Pixel Architecture , |
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| 抄録(和) | |
| 抄録(英) | At present, the a-Si thin film transistor(TFT)mass production process line usually have sir(even more)photolithography process. Considering from the cost, it is believed thai reduce the photolithography process will put it in a better position for competition. In this work, many advanced reduced mask a-Si TFT array process have been studied and analyzed their characteristics including TFT performance, process window, etc. Results showing here indicate that a 5-mask TFT manufacturing process Can be optimized with low cost, high production yield and high performance. Moreover. an a-Si TFT with four photolithography process only has been developed and studied. And a two-stepexposure(TSE)technology was developed in application for process reduction. These properties let this reduced mask TFT array process reveal a much higher potential in mass production. |
| キーワード(和) | |
| キーワード(英) | five-mask a-Si TFT / Cst / four-photolithography process / two-step exposure(TSE) |
| 資料番号 | EID2000-140 |
| 発行日 |
| 研究会情報 | |
| 研究会 | EID |
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| 開催期間 | 2000/10/13(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Electronic Information Displays (EID) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Advanced a-Si TFT Process Integration & Pixel Architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / five-mask a-Si TFT |
| 第 1 著者 氏名（和/英） | / Jr-Hong Chen |
| 第 1 著者 所属（和/英） | Electronics Research and Service Organization/Industrial Technology Research Institute(ERSO/ITRI)Taiwan |
| 発表年月日 | 2000/10/13 |
| 資料番号 | EID2000-140 |
| 巻番号（vol） | vol.100 |
| 号番号（no） | 356 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |