| 講演名 | 2001/11/22 ULSIフロアプランニングにおける階層的バッファブロックプランニング手法 大佐古 昌和, 若林 真一, 小出 哲士, |
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| 抄録(和) | 本稿では, チップ領域をグローバルビンに分割し, タイミングを考慮したバッファブロックプランニングを階層的に行う手法を提案する.提案手法ではバッファブロックプランニングを2段階で行う.まず第1段階では複数のネットに対するバッファブロックプランニング問題を最小コストフロー問題として定式化することにより概略的なバッファブロックプランニングを行なう.次に第2段階では, 第1段階の結果に基づいて詳細なバッファブロックプランニングを行なう.また提案手法では, バッファブロックプランニングを行う前に, あらかじめバッファ配置のためのデッドスペースを生成し, 3端子ネットに対するバッファ位置はネットをあらかじめ2端子ネットに変換することで決定する. |
| 抄録(英) | In this paper, we propose a hierarchical buffer block planning method, which divides the chip area into global bins, taking timing constraints into account. In this method, we execute buffer block planning in two phases. In the first phase, we formulate this problem for multiple nets as the minimum cost flow problem, and solve it globally. In the second phase, we execute detailed buffer block planning based on the result of the first phase. In the proposed method, we produce dead spaces for buffer placement before executing buffer block planning, and buffer positions of 3-pin nets are determined by transforming them into 2-pin nets. |
| キーワード(和) | バッファブロックプランニング / バッファ挿入 / タイミング制約 / 独立許容領域 / グローバルビン / 最小コストフロー |
| キーワード(英) | buffer block planning / buffer insertion / timing constraint / independent feasible region / global bin / minimum cost flow |
| 資料番号 | CPSY2001-64 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2001/11/22(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | ULSIフロアプランニングにおける階層的バッファブロックプランニング手法 |
| サブタイトル（和） | |
| タイトル（英） | A Hierarchical Buffer Block Planning Method for ULSI Floorplanning |
| サブタイトル（和） | |
| キーワード(1)（和/英） | バッファブロックプランニング / buffer block planning |
| キーワード(2)（和/英） | バッファ挿入 / buffer insertion |
| キーワード(3)（和/英） | タイミング制約 / timing constraint |
| キーワード(4)（和/英） | 独立許容領域 / independent feasible region |
| キーワード(5)（和/英） | グローバルビン / global bin |
| キーワード(6)（和/英） | 最小コストフロー / minimum cost flow |
| 第 1 著者 氏名（和/英） | 大佐古 昌和 / Masakazu OHSAKO |
| 第 1 著者 所属（和/英） | 広島大学大学院工学研究科 Graduate School of Engineering, Hiroshima University |
| 第 2 著者 氏名（和/英） | 若林 真一 / Shin'ichi WAKABAYASHI |
| 第 2 著者 所属（和/英） | 広島大学大学院工学研究科 Graduate School of Engineering, Hiroshima University |
| 第 3 著者 氏名（和/英） | 小出 哲士 / Tetsushi KOIDE |
| 第 3 著者 所属（和/英） | 広島大学ナノデバイス・システム研究センター Research Center for Nanodevices and Systems, Hiroshima University |
| 発表年月日 | 2001/11/22 |
| 資料番号 | CPSY2001-64 |
| 巻番号（vol） | vol.101 |
| 号番号（no） | 473 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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