| 講演名 | 2001/11/22 ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法 橋本 昌宜, 高橋 正郎, 小野寺 秀俊, |
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| 抄録(和) | 詳細配線後にセル内トランジスタ寸法を調節し, クロストークノイズを削減する手法を提案する.提案手法は, 詳細配線後のレイアウトから抽出した正確な配線情報をもとに, 攻撃配線のドライバーの駆動力を下げることによりクロストークノイズを低減する.提案手法は, 配線の変更を全く伴わずにトランジスタ寸法の調節が可能な設計手法を利用する.したがって, 回路修正による新たなノイズの問題を引き起こすことがなく, 効率的な最適化が可能である.提案手法を二つの回路に適用し, 有効性を実験的に評価した.遅延を増加させることなく, 最大ノイズ電圧を50%程度削減することが可能であった.提案手法は詳細配線後にクロストークノイズの問題の危険性を大幅に低減することができる. |
| 抄録(英) | This paper proposes a post-layout transistor sizing method for crosstalk noise reduction. The proposed method downsizes the drivers of the aggressive wires for noise reduction, utilizing the precise interconnect information extracted from the detail-routed layouts. Our method exploits a transistor sizing framework that can vary the transistor widths inside cells without any interconnect modifications. Our optimization method therefore never cause a new crosstalk noise problem, and does not need iterative layout optimization. The effectiveness of the proposed method is experimentally examined using 2 circuits. The maximum noise voltage is reduced by more than 50% without delay increase. These results show that the risk of crosstalk noise problems can be considerably reduced after detail-routing. |
| キーワード(和) | クロストークノイズ / 容量性結合ノイズ / ノイズ最適化 / トランジスタ寸法最適化 / ポストレイアウト最適化 |
| キーワード(英) | crosstalk noise / capacitive coupling noise / noise optimization / transistor sizing / post-layout optimization |
| 資料番号 | CPSY2001-62 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2001/11/22(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法 |
| サブタイトル（和） | |
| タイトル（英） | Crosstalk Noise Optimization by Post-Layout Transistor Sizing |
| サブタイトル（和） | |
| キーワード(1)（和/英） | クロストークノイズ / crosstalk noise |
| キーワード(2)（和/英） | 容量性結合ノイズ / capacitive coupling noise |
| キーワード(3)（和/英） | ノイズ最適化 / noise optimization |
| キーワード(4)（和/英） | トランジスタ寸法最適化 / transistor sizing |
| キーワード(5)（和/英） | ポストレイアウト最適化 / post-layout optimization |
| 第 1 著者 氏名（和/英） | 橋本 昌宜 / Masanori HASHIMOTO |
| 第 1 著者 所属（和/英） | 京都大学情報学研究科通信情報システム専攻 Dept.Communications and Computer Engineering, Kyoto University |
| 第 2 著者 氏名（和/英） | 高橋 正郎 / Masao TAKAHASHI |
| 第 2 著者 所属（和/英） | 京都大学情報学研究科通信情報システム専攻 Dept.Communications and Computer Engineering, Kyoto University |
| 第 3 著者 氏名（和/英） | 小野寺 秀俊 / Hidetoshi ONODERA |
| 第 3 著者 所属（和/英） | 京都大学情報学研究科通信情報システム専攻 Dept.Communications and Computer Engineering, Kyoto University |
| 発表年月日 | 2001/11/22 |
| 資料番号 | CPSY2001-62 |
| 巻番号（vol） | vol.101 |
| 号番号（no） | 473 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |