講演名 | 1998/10/16 高速・低消費電力DRAMのためのビット線をプリチャージしないセンス方式 横山 高広, 加藤 好治, 中矢 伸好, 前田 輝彰, 東保 充洋, 菅生 靖久, 馬場 文雄, 宮保 徹, 齋藤 悟, 竹前 義博, |
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抄録(和) | DRAMのランダムアクセスの高速化と低消費電力化を同時に実現した、ビット線をプリシャージしないNon-Precharged Bit-Line Sensing (NPBS)方式を提案する。また、この方式を利用して、システム上使用していない領域の消費電流を大幅に削減するInitial Same Data Write (ISDW)方式を提案する。0.28μmのCMOSプロセスにて30nsのランダムアクセスサイクルを実現するとともに、ビット線の充放電電流を従来比55%削減することができた。 |
抄録(英) | This paper proposes a "Non-Precharged Bit-line Sensing" (NPBS) scheme in which data access is performed without precharging bit-lines. This realizes both an improvement of random access speed and a reduction of power dissipation. Also, we propose a power reduction scheme for the memory system named "Initial Same Data Write" (ISDW). A test chip using 0.28um CMOS process technology has achieved 30ns random access cycle time, and refresh power has been reduced by 55%. |
キーワード(和) | DRAM / ランダムアクセス / 低消費電力 / センスアップ / NPBS方式 / ISDW方式 |
キーワード(英) | DRAM / random access / power reduction / sense amplifier / NPBS scheme / ISDW scheme |
資料番号 | DSP98-103,ICD98-190,CPSY98-105 |
発行日 |
研究会情報 | |
研究会 | CPSY |
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開催期間 | 1998/10/16(から1日開催) |
開催地(和) | |
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テーマ(和) | |
テーマ(英) | |
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幹事補佐氏名(英) |
講演論文情報詳細 | |
申込み研究会 | Computer Systems (CPSY) |
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本文の言語 | JPN |
タイトル(和) | 高速・低消費電力DRAMのためのビット線をプリチャージしないセンス方式 |
サブタイトル(和) | |
タイトル(英) | Non-Precharged Bit-Line Sensing Scheme for High-Speed Low-Power DRAMs |
サブタイトル(和) | |
キーワード(1)(和/英) | DRAM / DRAM |
キーワード(2)(和/英) | ランダムアクセス / random access |
キーワード(3)(和/英) | 低消費電力 / power reduction |
キーワード(4)(和/英) | センスアップ / sense amplifier |
キーワード(5)(和/英) | NPBS方式 / NPBS scheme |
キーワード(6)(和/英) | ISDW方式 / ISDW scheme |
第 1 著者 氏名(和/英) | 横山 高広 / Takahiro Yokoyama |
第 1 著者 所属(和/英) | 富士通VLSI株式会社第2LSI開発部 Fujitsu VLSI Limited |
第 2 著者 氏名(和/英) | 加藤 好治 / Yoshiharu Kato |
第 2 著者 所属(和/英) | 富士通VLSI株式会社第2LSI開発部 Fujitsu VLSI Limited |
第 3 著者 氏名(和/英) | 中矢 伸好 / Nobuyoshi Nakaya |
第 3 著者 所属(和/英) | 富士通VLSI株式会社第2LSI開発部 Fujitsu VLSI Limited |
第 4 著者 氏名(和/英) | 前田 輝彰 / Teruaki Maeda |
第 4 著者 所属(和/英) | 富士通VLSI株式会社第2LSI開発部 Fujitsu VLSI Limited |
第 5 著者 氏名(和/英) | 東保 充洋 / Mitsuhiro Higashiho |
第 5 著者 所属(和/英) | 富士通VLSI株式会社第2LSI開発部 Fujitsu VLSI Limited |
第 6 著者 氏名(和/英) | 菅生 靖久 / Yasuhisa Sugo |
第 6 著者 所属(和/英) | 富士通VLSI株式会社第2LSI開発部 Fujitsu VLSI Limited |
第 7 著者 氏名(和/英) | 馬場 文雄 / Fumio Baba |
第 7 著者 所属(和/英) | 富士通VLSI株式会社第2LSI開発部 Fujitsu VLSI Limited |
第 8 著者 氏名(和/英) | 宮保 徹 / Tooru Miyabo |
第 8 著者 所属(和/英) | 富士通株式会社DRAM事業部 Fujitsu Limited |
第 9 著者 氏名(和/英) | 齋藤 悟 / Satoru Saito |
第 9 著者 所属(和/英) | 富士通株式会社DRAM事業部 Fujitsu Limited |
第 10 著者 氏名(和/英) | 竹前 義博 / Yoshihiro Takemae |
第 10 著者 所属(和/英) | 富士通株式会社DRAM事業部 Fujitsu Limited |
発表年月日 | 1998/10/16 |
資料番号 | DSP98-103,ICD98-190,CPSY98-105 |
巻番号(vol) | vol.98 |
号番号(no) | 323 |
ページ範囲 | pp.- |
ページ数 | 8 |
発行日 |