講演名 1995/4/28
非同期式回路に適した性能指向レイアウトの一手法
高村 明裕, 藤井 太郎, 南谷 崇,
PDFダウンロードページ PDFダウンロードページへ
抄録(和) 本稿では、非同期式回路の速度が活性化パスの平均遅延で決定することに着目し、活性化パスに含まれる期待値が大きい配線に対して優先的にレイアウトを行なうことで性能指向レイアウトを行なう手法を提案する。さらに論理シミュレーションの結果から活性化パスを探索し、提案する方法で配線に対して重みづけを行なってレイアウトを行なうことで、非同期式プロセッサTITAC-1の速度を約20%高速化することができたことを報告する。
抄録(英) The speed of asynchronous circuits are limited by the average delay of sensitizable paths. In this paper, we present a method of performance driven layout for asynchronous circuits. This method determines the layout priorities of the wires according to the expectation of the signal transitions in sensitizable paths. The performance of the asynchronous processor TITAC-1 could be improved about 20% by using a logic simulator to find out the sensitizable paths and determining the priority of the wires with this method.
キーワード(和) 非同期式回路 / 性能指向レイアウト / 要求-応答方式 / 活性化パス
キーワード(英) asynchronous circuit / performance driven layout / request-acknowledge model / sensitizable path
資料番号
発行日

研究会情報
研究会 CPSY
開催期間 1995/4/28(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Computer Systems (CPSY)
本文の言語 JPN
タイトル(和) 非同期式回路に適した性能指向レイアウトの一手法
サブタイトル(和)
タイトル(英) A Method of Performance Driven Layout for Asynchronous Circuits
サブタイトル(和)
キーワード(1)(和/英) 非同期式回路 / asynchronous circuit
キーワード(2)(和/英) 性能指向レイアウト / performance driven layout
キーワード(3)(和/英) 要求-応答方式 / request-acknowledge model
キーワード(4)(和/英) 活性化パス / sensitizable path
第 1 著者 氏名(和/英) 高村 明裕 / Akihiro Takamura
第 1 著者 所属(和/英) 東京工業大学大学院情報理工学研究科
Graduate School of Information Science and Engineering, Tokyo Institute of Technology
第 2 著者 氏名(和/英) 藤井 太郎 / Taro Fujii
第 2 著者 所属(和/英) 東京工業大学大学院情報理工学研究科
Graduate School of Information Science and Engineering, Tokyo Institute of Technology
第 3 著者 氏名(和/英) 南谷 崇 / Takashi Nanya
第 3 著者 所属(和/英) 東京工業大学大学院情報理工学研究科
Graduate School of Information Science and Engineering, Tokyo Institute of Technology
発表年月日 1995/4/28
資料番号
巻番号(vol) vol.95
号番号(no) 21
ページ範囲 pp.-
ページ数 6
発行日