講演名	1995/4/27 メモリアクセスを低減する新アーキテクチャに基づく96並列データ駆動型ニューロエンジン 相原 公久, 藤田 修, 内村 国治,
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抄録(和)	ニューラルネットワークの膨大な演算を計算精度の劣化なしに高速に実行するため、シナプス係数メモリへのアクセスとニューロ演算を大幅に削減可能な新アーキテクチャを開発した。96個の22ビットデータ駆動型プロセッシング・ユニットと12,288個のシナプス係数(16ビット精度)を保持可能なメモリを搭載した試作チップで、ピーク処理速度30GCPSの性能を確認した。パターン認識応用例では、演算量およびメモリのアクセス回数が従来法の0.87%に削減されることを確認した。この時の実効的な処理速度は18GCPSであった。
抄録(英)	This chip has a peak performance of 30GCPS and contains 96 parallel data-driven 22b processing units and 12,288 synapse weight (16b) memories. It reduces the number of accesses to synapse weight memories and neuron calculations without an accuracy penalty. In a pattern recognition example, the number is reduced to 0.87% of that in a conventional method and the practical performance is 18GCPS.
キーワード(和)	ニューラルネットワーク / ニューロ / シナプス / ディジタル / データ駆動型
キーワード(英)	neural network / neuron / synapse / digital / data-driven
資料番号
発行日

研究会情報
研究会	CPSY
開催期間	1995/4/27(から1日開催)
開催地（和）
開催地（英）
テーマ（和）
テーマ（英）
委員長氏名（和）
委員長氏名（英）
副委員長氏名（和）
副委員長氏名（英）
幹事氏名（和）
幹事氏名（英）
幹事補佐氏名（和）
幹事補佐氏名（英）

講演論文情報詳細
申込み研究会	Computer Systems (CPSY)
本文の言語	JPN
タイトル（和）	メモリアクセスを低減する新アーキテクチャに基づく96並列データ駆動型ニューロエンジン
サブタイトル（和）
タイトル（英）	A Sparse Memory-Access Neural Network Engine with 96 Parallel Data-Driven Processing Units
サブタイトル（和）
キーワード(1)（和/英）	ニューラルネットワーク / neural network
キーワード(2)（和/英）	ニューロ / neuron
キーワード(3)（和/英）	シナプス / synapse
キーワード(4)（和/英）	ディジタル / digital
キーワード(5)（和/英）	データ駆動型 / data-driven
第 1 著者 氏名（和/英）	相原 公久 / Kimihisa Aihara
第 1 著者 所属（和/英）	NTT LSI 研究所 NTT LSI Laboratories
第 2 著者 氏名（和/英）	藤田 修 / Osamu Fujita
第 2 著者 所属（和/英）	NTT LSI 研究所 NTT LSI Laboratories
第 3 著者 氏名（和/英）	内村 国治 / Kuniharu Uchimura
第 3 著者 所属（和/英）	NTT LSI 研究所 NTT LSI Laboratories
発表年月日	1995/4/27
資料番号
巻番号（vol）	vol.95
号番号（no）	20
ページ範囲	pp.-
ページ数	8
発行日