| 講演名 | 1993/4/23 DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討 渡部 隆夫, 木村 勝高, 青木 正和, 阪田 健, 伊藤 清男, 中込 儀延, |
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| 抄録(和) | DRAMセルアレーを用いたデジタルニューロチップアーキテクチャの検討を行なった。携帯機器での使用を考慮して電源電圧は1.5Vとした。オンチップのDRAMセルアレーにより10^6本の結合重み値を8ビットのデジタル値で記憶することができる。リフレッシュはニューラルネットワークの演算中に自動的に行なわれる。メモリセルアレーと演算回路を高密度に結合するために、ピッチ整合型演算回路配置方式と積和演算のための複合型乗算器単位回路を提案した。また、低消費電力化のために1.5Vの電源電圧の採用に加えてダイナミック型データ転送回路を提案した。0.5μmCMOS技術を仮定した検討の結果、チップサイズ、消費電力、演算速度はそれぞれ、15.4x18.6mm、75mW、1.37GCPS(Giga Connections Per Second)となることが予想される。8kビットのオンチップDRAMセルアレーと積和演算器を集積した実験用小規模チップを試作して基本動作を確認した。 |
| 抄録(英) | A digital neuro-chip architecture utilizing DRAM cell array is proposed.It runs on a 1.5-V dry cell for its use in portable equipment.The on-chip DRAM cell array stores 10^6,8-bit synapse weights digitally which are automatically refreshed during the processing of neural networks.A pitch-matched interconnection and a combinational unit circuit used for summing product provide a tight layout by eliminating the conventional long bus lines.A dynamic data transfer circuit directly coupled to the DRAM cell array and the 1.5V operation of the entire chip reduces the power dissipation.The chip size of 15.4x18.6-mm,the power dissipation of 75mW,and the processing speed of 1.37 Giga Connections Per Second are estimated by assuming a 0.5-μm CMOS design rule.A scaled-down version of the chip which has an 8-kbit DRAM cell array is fabricated. |
| キーワード(和) | DRAM / ニューラルネットワーク / デジタルニューロチップ / 1.5V電源電圧 |
| キーワード(英) | DRAM / Neural Networks / Digital Neuro-Chip / 1.5-V Supply Voltage |
| 資料番号 | CPSY93-8,FTS93-8,ICD93-8 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 1993/4/23(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討 |
| サブタイトル（和） | |
| タイトル（英） | A 10^6-Synapse,Digital Neural Network Chip Utilizing DRAM Cell Array |
| サブタイトル（和） | |
| キーワード(1)（和/英） | DRAM / DRAM |
| キーワード(2)（和/英） | ニューラルネットワーク / Neural Networks |
| キーワード(3)（和/英） | デジタルニューロチップ / Digital Neuro-Chip |
| キーワード(4)（和/英） | 1.5V電源電圧 / 1.5-V Supply Voltage |
| 第 1 著者 氏名（和/英） | 渡部 隆夫 / Takao Watanabe |
| 第 1 著者 所属（和/英） | 日立製作所中央研究所 Central Research Laboratory Hitachi,Ltd. |
| 第 2 著者 氏名（和/英） | 木村 勝高 / Katsutaka Kimura |
| 第 2 著者 所属（和/英） | 日立製作所中央研究所 Central Research Laboratory Hitachi,Ltd. |
| 第 3 著者 氏名（和/英） | 青木 正和 / Masakazu Aoki |
| 第 3 著者 所属（和/英） | 日立製作所中央研究所 Central Research Laboratory Hitachi,Ltd. |
| 第 4 著者 氏名（和/英） | 阪田 健 / Takeshi Sakata |
| 第 4 著者 所属（和/英） | 日立製作所中央研究所 Central Research Laboratory Hitachi,Ltd. |
| 第 5 著者 氏名（和/英） | 伊藤 清男 / Kiyoo Itoh |
| 第 5 著者 所属（和/英） | 日立製作所中央研究所 Central Research Laboratory Hitachi,Ltd. |
| 第 6 著者 氏名（和/英） | 中込 儀延 / Yoshinobu Nakagome |
| 第 6 著者 所属（和/英） | 日立製作所中央研究所 Central Research Laboratory Hitachi,Ltd. |
| 発表年月日 | 1993/4/23 |
| 資料番号 | CPSY93-8,FTS93-8,ICD93-8 |
| 巻番号（vol） | vol.93 |
| 号番号（no） | 16 |
| ページ範囲 | pp.- |
| ページ数 | 8 |
| 発行日 | |